arch/blackfin/mach-bf561/head.S

   1 /*
   2  * File:         arch/blackfin/mach-bf561/head.S
   3  * Based on:     arch/blackfin/mach-bf533/head.S
   4  * Author:
   5  *
   6  * Created:
   7  * Description:  BF561 startup file
   8  *
   9  * Modified:
  10  *               Copyright 2004-2006 Analog Devices Inc.
  11  *
  12  * Bugs:         Enter bugs at http://blackfin.uclinux.org/
  13  *
  14  * This program is free software; you can redistribute it and/or modify
  15  * it under the terms of the GNU General Public License as published by
  16  * the Free Software Foundation; either version 2 of the License, or
  17  * (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, see the file COPYING, or write
  26  * to the Free Software Foundation, Inc.,
  27  * 51 Franklin St, Fifth Floor, Boston, MA  02110-1301  USA
  28  */
  29
  30 #include <linux/linkage.h>
  31 #include <linux/init.h>
  32 #include <asm/blackfin.h>
  33 #include <asm/trace.h>
  34
  35 #if CONFIG_BFIN_KERNEL_CLOCK
  36 #include <asm/mach-common/clocks.h>
  37 #include <asm/mach/mem_init.h>
  38 #endif
  39
  40 .global __rambase
  41 .global __ramstart
  42 .global __ramend
  43 .extern ___bss_stop
  44 .extern ___bss_start
  45 .extern _bf53x_relocate_l1_mem
  46
  47 #define INITIAL_STACK   0xFFB01000
  48
  49 __INIT
  50
  51 ENTRY(__start)
  52         /* R0: argument of command line string, passed from uboot, save it */
  53         R7 = R0;
  54         /* Enable Cycle Counter and Nesting Of Interrupts */
  55 #ifdef CONFIG_BFIN_SCRATCH_REG_CYCLES
  56         R0 = SYSCFG_SNEN;
  57 #else
  58         R0 = SYSCFG_SNEN | SYSCFG_CCEN;
  59 #endif
  60         SYSCFG = R0;
  61         R0 = 0;
  62
  63         /* Clear Out All the data and pointer Registers */
  64         R1 = R0;
  65         R2 = R0;
  66         R3 = R0;
  67         R4 = R0;
  68         R5 = R0;
  69         R6 = R0;
  70
  71         P0 = R0;
  72         P1 = R0;
  73         P2 = R0;
  74         P3 = R0;
  75         P4 = R0;
  76         P5 = R0;
  77
  78         LC0 = r0;
  79         LC1 = r0;
  80         L0 = r0;
  81         L1 = r0;
  82         L2 = r0;
  83         L3 = r0;
  84
  85         /* Clear Out All the DAG Registers */
  86         B0 = r0;
  87         B1 = r0;
  88         B2 = r0;
  89         B3 = r0;
  90
  91         I0 = r0;
  92         I1 = r0;
  93         I2 = r0;
  94         I3 = r0;
  95
  96         M0 = r0;
  97         M1 = r0;
  98         M2 = r0;
  99         M3 = r0;
 100
 101         trace_buffer_init(p0,r0);
 102         P0 = R1;
 103         R0 = R1;
 104
 105         /* Turn off the icache */
 106         p0.l = LO(IMEM_CONTROL);
 107         p0.h = HI(IMEM_CONTROL);
 108         R1 = [p0];
 109         R0 = ~ENICPLB;
 110         R0 = R0 & R1;
 111
 112 #if ANOMALY_05000125
 113         CLI R2;
 114         SSYNC;
 115 #endif
 116         [p0] = R0;
 117         SSYNC;
 118 #if ANOMALY_05000125
 119         STI R2;
 120 #endif
 121
 122         /* Turn off the dcache */
 123         p0.l = LO(DMEM_CONTROL);
 124         p0.h = HI(DMEM_CONTROL);
 125         R1 = [p0];
 126         R0 = ~ENDCPLB;
 127         R0 = R0 & R1;
 128
 129         /* Anomaly 05000125 */
 130 #if ANOMALY_05000125
 131         CLI R2;
 132         SSYNC;
 133 #endif
 134         [p0] = R0;
 135         SSYNC;
 136 #if ANOMALY_05000125
 137         STI R2;
 138 #endif
 139
 140         /* Initialise UART - when booting from u-boot, the UART is not disabled
 141          * so if we dont initalize here, our serial console gets hosed */
 142         p0.h = hi(UART_LCR);
 143         p0.l = lo(UART_LCR);
 144         r0 = 0x0(Z);
 145         w[p0] = r0.L;   /* To enable DLL writes */
 146         ssync;
 147
 148         p0.h = hi(UART_DLL);
 149         p0.l = lo(UART_DLL);
 150         r0 = 0x0(Z);
 151         w[p0] = r0.L;
 152         ssync;
 153
 154         p0.h = hi(UART_DLH);
 155         p0.l = lo(UART_DLH);
 156         r0 = 0x00(Z);
 157         w[p0] = r0.L;
 158         ssync;
 159
 160         p0.h = hi(UART_GCTL);
 161         p0.l = lo(UART_GCTL);
 162         r0 = 0x0(Z);
 163         w[p0] = r0.L;   /* To enable UART clock */
 164         ssync;
 165
 166         /* Initialize stack pointer */
 167         sp.l = lo(INITIAL_STACK);
 168         sp.h = hi(INITIAL_STACK);
 169         fp = sp;
 170         usp = sp;
 171
 172         /* Put The Code for PLL Programming and SDRAM Programming in L1 ISRAM */
 173         call _bf53x_relocate_l1_mem;
 174 #if CONFIG_BFIN_KERNEL_CLOCK
 175         call _start_dma_code;
 176 #endif
 177
 178         /* Code for initializing Async memory banks */
 179
 180         p2.h = hi(EBIU_AMBCTL1);
 181         p2.l = lo(EBIU_AMBCTL1);
 182         r0.h = hi(AMBCTL1VAL);
 183         r0.l = lo(AMBCTL1VAL);
 184         [p2] = r0;
 185         ssync;
 186
 187         p2.h = hi(EBIU_AMBCTL0);
 188         p2.l = lo(EBIU_AMBCTL0);
 189         r0.h = hi(AMBCTL0VAL);
 190         r0.l = lo(AMBCTL0VAL);
 191         [p2] = r0;
 192         ssync;
 193
 194         p2.h = hi(EBIU_AMGCTL);
 195         p2.l = lo(EBIU_AMGCTL);
 196         r0 = AMGCTLVAL;
 197         w[p2] = r0;
 198         ssync;
 199
 200         /* This section keeps the processor in supervisor mode
 201          * during kernel boot.  Switches to user mode at end of boot.
 202          * See page 3-9 of Hardware Reference manual for documentation.
 203          */
 204
 205         /* EVT15 = _real_start */
 206
 207         p0.l = lo(EVT15);
 208         p0.h = hi(EVT15);
 209         p1.l = _real_start;
 210         p1.h = _real_start;
 211         [p0] = p1;
 212         csync;
 213
 214         p0.l = lo(IMASK);
 215         p0.h = hi(IMASK);
 216         p1.l = IMASK_IVG15;
 217         p1.h = 0x0;
 218         [p0] = p1;
 219         csync;
 220
 221         raise 15;
 222         p0.l = .LWAIT_HERE;
 223         p0.h = .LWAIT_HERE;
 224         reti = p0;
 225 #if ANOMALY_05000281
 226         nop; nop; nop;
 227 #endif
 228         rti;
 229
 230 .LWAIT_HERE:
 231         jump .LWAIT_HERE;
 232 ENDPROC(__start)
 233
 234 ENTRY(_real_start)
 235         [ -- sp ] = reti;
 236         p0.l = lo(WDOGA_CTL);
 237         p0.h = hi(WDOGA_CTL);
 238         r0 = 0xAD6(z);
 239         w[p0] = r0;     /* watchdog off for now */
 240         ssync;
 241
 242         /* Code update for BSS size == 0
 243          * Zero out the bss region.
 244          */
 245
 246         p1.l = ___bss_start;
 247         p1.h = ___bss_start;
 248         p2.l = ___bss_stop;
 249         p2.h = ___bss_stop;
 250         r0 = 0;
 251         p2 -= p1;
 252         lsetup (.L_clear_bss, .L_clear_bss) lc0 = p2;
 253 .L_clear_bss:
 254         B[p1++] = r0;
 255
 256         /* In case there is a NULL pointer reference
 257          * Zero out region before stext
 258          */
 259
 260         p1.l = 0x0;
 261         p1.h = 0x0;
 262         r0.l = __stext;
 263         r0.h = __stext;
 264         r0 = r0 >> 1;
 265         p2 = r0;
 266         r0 = 0;
 267         lsetup (.L_clear_zero, .L_clear_zero) lc0 = p2;
 268 .L_clear_zero:
 269         W[p1++] = r0;
 270
 271         /* pass the uboot arguments to the global value command line */
 272         R0 = R7;
 273         call _cmdline_init;
 274
 275         p1.l = __rambase;
 276         p1.h = __rambase;
 277         r0.l = __sdata;
 278         r0.h = __sdata;
 279         [p1] = r0;
 280
 281         p1.l = __ramstart;
 282         p1.h = __ramstart;
 283         p3.l = ___bss_stop;
 284         p3.h = ___bss_stop;
 285
 286         r1 = p3;
 287         [p1] = r1;
 288
 289         /*
 290          * load the current thread pointer and stack
 291          */
 292         r1.l = _init_thread_union;
 293         r1.h = _init_thread_union;
 294
 295         r2.l = 0x2000;
 296         r2.h = 0x0000;
 297         r1 = r1 + r2;
 298         sp = r1;
 299         usp = sp;
 300         fp = sp;
 301         jump.l _start_kernel;
 302 ENDPROC(_real_start)
 303
 304 __FINIT
 305
 306 .section .l1.text
 307 #if CONFIG_BFIN_KERNEL_CLOCK
 308 ENTRY(_start_dma_code)
 309         p0.h = hi(SICA_IWR0);
 310         p0.l = lo(SICA_IWR0);
 311         r0.l = 0x1;
 312         [p0] = r0;
 313         SSYNC;
 314
 315         /*
 316          *  Set PLL_CTL
 317          *   - [14:09] = MSEL[5:0] : CLKIN / VCO multiplication factors
 318          *   - [8]     = BYPASS    : BYPASS the PLL, run CLKIN into CCLK/SCLK
 319          *   - [7]     = output delay (add 200ps of delay to mem signals)
 320          *   - [6]     = input delay (add 200ps of input delay to mem signals)
 321          *   - [5]     = PDWN      : 1=All Clocks off
 322          *   - [3]     = STOPCK    : 1=Core Clock off
 323          *   - [1]     = PLL_OFF   : 1=Disable Power to PLL
 324          *   - [0]     = DF        : 1=Pass CLKIN/2 to PLL / 0=Pass CLKIN to PLL
 325          *   all other bits set to zero
 326          */
 327
 328         p0.h = hi(PLL_LOCKCNT);
 329         p0.l = lo(PLL_LOCKCNT);
 330         r0 = 0x300(Z);
 331         w[p0] = r0.l;
 332         ssync;
 333
 334         P2.H = hi(EBIU_SDGCTL);
 335         P2.L = lo(EBIU_SDGCTL);
 336         R0 = [P2];
 337         BITSET (R0, 24);
 338         [P2] = R0;
 339         SSYNC;
 340
 341         r0 = CONFIG_VCO_MULT & 63;       /* Load the VCO multiplier         */
 342         r0 = r0 << 9;                    /* Shift it over,                  */
 343         r1 = CLKIN_HALF;                 /* Do we need to divide CLKIN by 2?*/
 344         r0 = r1 | r0;
 345         r1 = PLL_BYPASS;                 /* Bypass the PLL?                 */
 346         r1 = r1 << 8;                    /* Shift it over                   */
 347         r0 = r1 | r0;                    /* add them all together           */
 348
 349         p0.h = hi(PLL_CTL);
 350         p0.l = lo(PLL_CTL);              /* Load the address                */
 351         cli r2;                          /* Disable interrupts              */
 352         ssync;
 353         w[p0] = r0.l;                    /* Set the value                   */
 354         idle;                            /* Wait for the PLL to stablize    */
 355         sti r2;                          /* Enable interrupts               */
 356
 357 .Lcheck_again:
 358         p0.h = hi(PLL_STAT);
 359         p0.l = lo(PLL_STAT);
 360         R0 = W[P0](Z);
 361         CC = BITTST(R0,5);
 362         if ! CC jump .Lcheck_again;
 363
 364         /* Configure SCLK & CCLK Dividers */
 365         r0 = (CONFIG_CCLK_ACT_DIV | CONFIG_SCLK_DIV);
 366         p0.h = hi(PLL_DIV);
 367         p0.l = lo(PLL_DIV);
 368         w[p0] = r0.l;
 369         ssync;
 370
 371         p0.l = lo(EBIU_SDRRC);
 372         p0.h = hi(EBIU_SDRRC);
 373         r0 = mem_SDRRC;
 374         w[p0] = r0.l;
 375         ssync;
 376
 377         p0.l = LO(EBIU_SDBCTL);
 378         p0.h = HI(EBIU_SDBCTL);     /* SDRAM Memory Bank Control Register */
 379         r0 = mem_SDBCTL;
 380         w[p0] = r0.l;
 381         ssync;
 382
 383         P2.H = hi(EBIU_SDGCTL);
 384         P2.L = lo(EBIU_SDGCTL);
 385         R0 = [P2];
 386         BITCLR (R0, 24);
 387         p0.h = hi(EBIU_SDSTAT);
 388         p0.l = lo(EBIU_SDSTAT);
 389         r2.l = w[p0];
 390         cc = bittst(r2,3);
 391         if !cc jump .Lskip;
 392         NOP;
 393         BITSET (R0, 23);
 394 .Lskip:
 395         [P2] = R0;
 396         SSYNC;
 397
 398         R0.L = lo(mem_SDGCTL);
 399         R0.H = hi(mem_SDGCTL);
 400         R1 = [p2];
 401         R1 = R1 | R0;
 402         [P2] = R1;
 403         SSYNC;
 404
 405         RTS;
 406 ENDPROC(_start_dma_code)
 407 #endif /* CONFIG_BFIN_KERNEL_CLOCK */
 408
 409 ENTRY(_bfin_reset)
 410         /* No more interrupts to be handled*/
 411         CLI R6;
 412         SSYNC;
 413
 414 #if defined(CONFIG_BFIN_SHARED_FLASH_ENET)
 415         p0.h = hi(FIO_INEN);
 416         p0.l = lo(FIO_INEN);
 417         r0.l = ~(PF1 | PF0);
 418         w[p0] = r0.l;
 419
 420         p0.h = hi(FIO_DIR);
 421         p0.l = lo(FIO_DIR);
 422         r0.l = (PF1 | PF0);
 423         w[p0] = r0.l;
 424
 425         p0.h = hi(FIO_FLAG_C);
 426         p0.l = lo(FIO_FLAG_C);
 427         r0.l = (PF1 | PF0);
 428         w[p0] = r0.l;
 429 #endif
 430
 431         /* Clear the IMASK register */
 432         p0.h = hi(IMASK);
 433         p0.l = lo(IMASK);
 434         r0 = 0x0;
 435         [p0] = r0;
 436
 437         /* Clear the ILAT register */
 438         p0.h = hi(ILAT);
 439         p0.l = lo(ILAT);
 440         r0 = [p0];
 441         [p0] = r0;
 442         SSYNC;
 443
 444         /* make sure SYSCR is set to use BMODE */
 445         P0.h = hi(SYSCR);
 446         P0.l = lo(SYSCR);
 447         R0.l = 0x20;            /* on BF561, disable core b */
 448         W[P0] = R0.l;
 449         SSYNC;
 450
 451         /* issue a system soft reset */
 452         P1.h = hi(SWRST);
 453         P1.l = lo(SWRST);
 454         R1.l = 0x0007;
 455         W[P1] = R1;
 456         SSYNC;
 457
 458         /* clear system soft reset */
 459         R0.l = 0x0000;
 460         W[P0] = R0;
 461         SSYNC;
 462
 463         /* issue core reset */
 464         raise 1;
 465
 466         RTS;
 467 ENDPROC(_bfin_reset)
 468
 469 .data
 470
 471 /*
 472  * Set up the usable of RAM stuff. Size of RAM is determined then
 473  * an initial stack set up at the end.
 474  */
 475
 476 .align 4
 477 __rambase:
 478 .long   0
 479 __ramstart:
 480 .long   0
 481 __ramend:
 482 .long   0