drivers/ata/sata_qstor.c

   1 /*
   2  *  sata_qstor.c - Pacific Digital Corporation QStor SATA
   3  *
   4  *  Maintained by:  Mark Lord <mlord@pobox.com>
   5  *
   6  *  Copyright 2005 Pacific Digital Corporation.
   7  *  (OSL/GPL code release authorized by Jalil Fadavi).
   8  *
   9  *
  10  *  This program is free software; you can redistribute it and/or modify
  11  *  it under the terms of the GNU General Public License as published by
  12  *  the Free Software Foundation; either version 2, or (at your option)
  13  *  any later version.
  14  *
  15  *  This program is distributed in the hope that it will be useful,
  16  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  *  GNU General Public License for more details.
  19  *
  20  *  You should have received a copy of the GNU General Public License
  21  *  along with this program; see the file COPYING.  If not, write to
  22  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  23  *
  24  *
  25  *  libata documentation is available via 'make {ps|pdf}docs',
  26  *  as Documentation/DocBook/libata.*
  27  *
  28  */
  29
  30 #include <linux/kernel.h>
  31 #include <linux/module.h>
  32 #include <linux/pci.h>
  33 #include <linux/init.h>
  34 #include <linux/blkdev.h>
  35 #include <linux/delay.h>
  36 #include <linux/interrupt.h>
  37 #include <linux/sched.h>
  38 #include <linux/device.h>
  39 #include <scsi/scsi_host.h>
  40 #include <linux/libata.h>
  41
  42 #define DRV_NAME        "sata_qstor"
  43 #define DRV_VERSION     "0.06"
  44
  45 enum {
  46         QS_PORTS                = 4,
  47         QS_MAX_PRD              = LIBATA_MAX_PRD,
  48         QS_CPB_ORDER            = 6,
  49         QS_CPB_BYTES            = (1 << QS_CPB_ORDER),
  50         QS_PRD_BYTES            = QS_MAX_PRD * 16,
  51         QS_PKT_BYTES            = QS_CPB_BYTES + QS_PRD_BYTES,
  52
  53         /* global register offsets */
  54         QS_HCF_CNFG3            = 0x0003, /* host configuration offset */
  55         QS_HID_HPHY             = 0x0004, /* host physical interface info */
  56         QS_HCT_CTRL             = 0x00e4, /* global interrupt mask offset */
  57         QS_HST_SFF              = 0x0100, /* host status fifo offset */
  58         QS_HVS_SERD3            = 0x0393, /* PHY enable offset */
  59
  60         /* global control bits */
  61         QS_HPHY_64BIT           = (1 << 1), /* 64-bit bus detected */
  62         QS_CNFG3_GSRST          = 0x01,     /* global chip reset */
  63         QS_SERD3_PHY_ENA        = 0xf0,     /* PHY detection ENAble*/
  64
  65         /* per-channel register offsets */
  66         QS_CCF_CPBA             = 0x0710, /* chan CPB base address */
  67         QS_CCF_CSEP             = 0x0718, /* chan CPB separation factor */
  68         QS_CFC_HUFT             = 0x0800, /* host upstream fifo threshold */
  69         QS_CFC_HDFT             = 0x0804, /* host downstream fifo threshold */
  70         QS_CFC_DUFT             = 0x0808, /* dev upstream fifo threshold */
  71         QS_CFC_DDFT             = 0x080c, /* dev downstream fifo threshold */
  72         QS_CCT_CTR0             = 0x0900, /* chan control-0 offset */
  73         QS_CCT_CTR1             = 0x0901, /* chan control-1 offset */
  74         QS_CCT_CFF              = 0x0a00, /* chan command fifo offset */
  75
  76         /* channel control bits */
  77         QS_CTR0_REG             = (1 << 1),   /* register mode (vs. pkt mode) */
  78         QS_CTR0_CLER            = (1 << 2),   /* clear channel errors */
  79         QS_CTR1_RDEV            = (1 << 1),   /* sata phy/comms reset */
  80         QS_CTR1_RCHN            = (1 << 4),   /* reset channel logic */
  81         QS_CCF_RUN_PKT          = 0x107,      /* RUN a new dma PKT */
  82
  83         /* pkt sub-field headers */
  84         QS_HCB_HDR              = 0x01,   /* Host Control Block header */
  85         QS_DCB_HDR              = 0x02,   /* Device Control Block header */
  86
  87         /* pkt HCB flag bits */
  88         QS_HF_DIRO              = (1 << 0),   /* data DIRection Out */
  89         QS_HF_DAT               = (1 << 3),   /* DATa pkt */
  90         QS_HF_IEN               = (1 << 4),   /* Interrupt ENable */
  91         QS_HF_VLD               = (1 << 5),   /* VaLiD pkt */
  92
  93         /* pkt DCB flag bits */
  94         QS_DF_PORD              = (1 << 2),   /* Pio OR Dma */
  95         QS_DF_ELBA              = (1 << 3),   /* Extended LBA (lba48) */
  96
  97         /* PCI device IDs */
  98         board_2068_idx          = 0,    /* QStor 4-port SATA/RAID */
  99 };
 100
 101 enum {
 102         QS_DMA_BOUNDARY         = ~0UL
 103 };
 104
 105 typedef enum { qs_state_idle, qs_state_pkt, qs_state_mmio } qs_state_t;
 106
 107 struct qs_port_priv {
 108         u8                      *pkt;
 109         dma_addr_t              pkt_dma;
 110         qs_state_t              state;
 111 };
 112
 113 static u32 qs_scr_read (struct ata_port *ap, unsigned int sc_reg);
 114 static void qs_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 115 static int qs_ata_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 116 static irqreturn_t qs_intr (int irq, void *dev_instance);
 117 static int qs_port_start(struct ata_port *ap);
 118 static void qs_host_stop(struct ata_host *host);
 119 static void qs_phy_reset(struct ata_port *ap);
 120 static void qs_qc_prep(struct ata_queued_cmd *qc);
 121 static unsigned int qs_qc_issue(struct ata_queued_cmd *qc);
 122 static int qs_check_atapi_dma(struct ata_queued_cmd *qc);
 123 static void qs_bmdma_stop(struct ata_queued_cmd *qc);
 124 static u8 qs_bmdma_status(struct ata_port *ap);
 125 static void qs_irq_clear(struct ata_port *ap);
 126 static void qs_eng_timeout(struct ata_port *ap);
 127
 128 static struct scsi_host_template qs_ata_sht = {
 129         .module                 = THIS_MODULE,
 130         .name                   = DRV_NAME,
 131         .ioctl                  = ata_scsi_ioctl,
 132         .queuecommand           = ata_scsi_queuecmd,
 133         .can_queue              = ATA_DEF_QUEUE,
 134         .this_id                = ATA_SHT_THIS_ID,
 135         .sg_tablesize           = QS_MAX_PRD,
 136         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 137         .emulated               = ATA_SHT_EMULATED,
 138         //FIXME .use_clustering         = ATA_SHT_USE_CLUSTERING,
 139         .use_clustering         = ENABLE_CLUSTERING,
 140         .proc_name              = DRV_NAME,
 141         .dma_boundary           = QS_DMA_BOUNDARY,
 142         .slave_configure        = ata_scsi_slave_config,
 143         .slave_destroy          = ata_scsi_slave_destroy,
 144         .bios_param             = ata_std_bios_param,
 145 };
 146
 147 static const struct ata_port_operations qs_ata_ops = {
 148         .port_disable           = ata_port_disable,
 149         .tf_load                = ata_tf_load,
 150         .tf_read                = ata_tf_read,
 151         .check_status           = ata_check_status,
 152         .check_atapi_dma        = qs_check_atapi_dma,
 153         .exec_command           = ata_exec_command,
 154         .dev_select             = ata_std_dev_select,
 155         .phy_reset              = qs_phy_reset,
 156         .qc_prep                = qs_qc_prep,
 157         .qc_issue               = qs_qc_issue,
 158         .data_xfer              = ata_mmio_data_xfer,
 159         .eng_timeout            = qs_eng_timeout,
 160         .irq_handler            = qs_intr,
 161         .irq_clear              = qs_irq_clear,
 162         .scr_read               = qs_scr_read,
 163         .scr_write              = qs_scr_write,
 164         .port_start             = qs_port_start,
 165         .host_stop              = qs_host_stop,
 166         .bmdma_stop             = qs_bmdma_stop,
 167         .bmdma_status           = qs_bmdma_status,
 168 };
 169
 170 static const struct ata_port_info qs_port_info[] = {
 171         /* board_2068_idx */
 172         {
 173                 .sht            = &qs_ata_sht,
 174                 .flags          = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 175                                   ATA_FLAG_SATA_RESET |
 176                                   //FIXME ATA_FLAG_SRST |
 177                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_POLLING,
 178                 .pio_mask       = 0x10, /* pio4 */
 179                 .udma_mask      = 0x7f, /* udma0-6 */
 180                 .port_ops       = &qs_ata_ops,
 181         },
 182 };
 183
 184 static const struct pci_device_id qs_ata_pci_tbl[] = {
 185         { PCI_VDEVICE(PDC, 0x2068), board_2068_idx },
 186
 187         { }     /* terminate list */
 188 };
 189
 190 static struct pci_driver qs_ata_pci_driver = {
 191         .name                   = DRV_NAME,
 192         .id_table               = qs_ata_pci_tbl,
 193         .probe                  = qs_ata_init_one,
 194         .remove                 = ata_pci_remove_one,
 195 };
 196
 197 static int qs_check_atapi_dma(struct ata_queued_cmd *qc)
 198 {
 199         return 1;       /* ATAPI DMA not supported */
 200 }
 201
 202 static void qs_bmdma_stop(struct ata_queued_cmd *qc)
 203 {
 204         /* nothing */
 205 }
 206
 207 static u8 qs_bmdma_status(struct ata_port *ap)
 208 {
 209         return 0;
 210 }
 211
 212 static void qs_irq_clear(struct ata_port *ap)
 213 {
 214         /* nothing */
 215 }
 216
 217 static inline void qs_enter_reg_mode(struct ata_port *ap)
 218 {
 219         u8 __iomem *chan = ap->host->mmio_base + (ap->port_no * 0x4000);
 220
 221         writeb(QS_CTR0_REG, chan + QS_CCT_CTR0);
 222         readb(chan + QS_CCT_CTR0);        /* flush */
 223 }
 224
 225 static inline void qs_reset_channel_logic(struct ata_port *ap)
 226 {
 227         u8 __iomem *chan = ap->host->mmio_base + (ap->port_no * 0x4000);
 228
 229         writeb(QS_CTR1_RCHN, chan + QS_CCT_CTR1);
 230         readb(chan + QS_CCT_CTR0);        /* flush */
 231         qs_enter_reg_mode(ap);
 232 }
 233
 234 static void qs_phy_reset(struct ata_port *ap)
 235 {
 236         struct qs_port_priv *pp = ap->private_data;
 237
 238         pp->state = qs_state_idle;
 239         qs_reset_channel_logic(ap);
 240         sata_phy_reset(ap);
 241 }
 242
 243 static void qs_eng_timeout(struct ata_port *ap)
 244 {
 245         struct qs_port_priv *pp = ap->private_data;
 246
 247         if (pp->state != qs_state_idle) /* healthy paranoia */
 248                 pp->state = qs_state_mmio;
 249         qs_reset_channel_logic(ap);
 250         ata_eng_timeout(ap);
 251 }
 252
 253 static u32 qs_scr_read (struct ata_port *ap, unsigned int sc_reg)
 254 {
 255         if (sc_reg > SCR_CONTROL)
 256                 return ~0U;
 257         return readl((void __iomem *)(ap->ioaddr.scr_addr + (sc_reg * 8)));
 258 }
 259
 260 static void qs_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val)
 261 {
 262         if (sc_reg > SCR_CONTROL)
 263                 return;
 264         writel(val, (void __iomem *)(ap->ioaddr.scr_addr + (sc_reg * 8)));
 265 }
 266
 267 static unsigned int qs_fill_sg(struct ata_queued_cmd *qc)
 268 {
 269         struct scatterlist *sg;
 270         struct ata_port *ap = qc->ap;
 271         struct qs_port_priv *pp = ap->private_data;
 272         unsigned int nelem;
 273         u8 *prd = pp->pkt + QS_CPB_BYTES;
 274
 275         WARN_ON(qc->__sg == NULL);
 276         WARN_ON(qc->n_elem == 0 && qc->pad_len == 0);
 277
 278         nelem = 0;
 279         ata_for_each_sg(sg, qc) {
 280                 u64 addr;
 281                 u32 len;
 282
 283                 addr = sg_dma_address(sg);
 284                 *(__le64 *)prd = cpu_to_le64(addr);
 285                 prd += sizeof(u64);
 286
 287                 len = sg_dma_len(sg);
 288                 *(__le32 *)prd = cpu_to_le32(len);
 289                 prd += sizeof(u64);
 290
 291                 VPRINTK("PRD[%u] = (0x%llX, 0x%X)\n", nelem,
 292                                         (unsigned long long)addr, len);
 293                 nelem++;
 294         }
 295
 296         return nelem;
 297 }
 298
 299 static void qs_qc_prep(struct ata_queued_cmd *qc)
 300 {
 301         struct qs_port_priv *pp = qc->ap->private_data;
 302         u8 dflags = QS_DF_PORD, *buf = pp->pkt;
 303         u8 hflags = QS_HF_DAT | QS_HF_IEN | QS_HF_VLD;
 304         u64 addr;
 305         unsigned int nelem;
 306
 307         VPRINTK("ENTER\n");
 308
 309         qs_enter_reg_mode(qc->ap);
 310         if (qc->tf.protocol != ATA_PROT_DMA) {
 311                 ata_qc_prep(qc);
 312                 return;
 313         }
 314
 315         nelem = qs_fill_sg(qc);
 316
 317         if ((qc->tf.flags & ATA_TFLAG_WRITE))
 318                 hflags |= QS_HF_DIRO;
 319         if ((qc->tf.flags & ATA_TFLAG_LBA48))
 320                 dflags |= QS_DF_ELBA;
 321
 322         /* host control block (HCB) */
 323         buf[ 0] = QS_HCB_HDR;
 324         buf[ 1] = hflags;
 325         *(__le32 *)(&buf[ 4]) = cpu_to_le32(qc->nbytes);
 326         *(__le32 *)(&buf[ 8]) = cpu_to_le32(nelem);
 327         addr = ((u64)pp->pkt_dma) + QS_CPB_BYTES;
 328         *(__le64 *)(&buf[16]) = cpu_to_le64(addr);
 329
 330         /* device control block (DCB) */
 331         buf[24] = QS_DCB_HDR;
 332         buf[28] = dflags;
 333
 334         /* frame information structure (FIS) */
 335         ata_tf_to_fis(&qc->tf, &buf[32], 0);
 336 }
 337
 338 static inline void qs_packet_start(struct ata_queued_cmd *qc)
 339 {
 340         struct ata_port *ap = qc->ap;
 341         u8 __iomem *chan = ap->host->mmio_base + (ap->port_no * 0x4000);
 342
 343         VPRINTK("ENTER, ap %p\n", ap);
 344
 345         writeb(QS_CTR0_CLER, chan + QS_CCT_CTR0);
 346         wmb();                             /* flush PRDs and pkt to memory */
 347         writel(QS_CCF_RUN_PKT, chan + QS_CCT_CFF);
 348         readl(chan + QS_CCT_CFF);          /* flush */
 349 }
 350
 351 static unsigned int qs_qc_issue(struct ata_queued_cmd *qc)
 352 {
 353         struct qs_port_priv *pp = qc->ap->private_data;
 354
 355         switch (qc->tf.protocol) {
 356         case ATA_PROT_DMA:
 357
 358                 pp->state = qs_state_pkt;
 359                 qs_packet_start(qc);
 360                 return 0;
 361
 362         case ATA_PROT_ATAPI_DMA:
 363                 BUG();
 364                 break;
 365
 366         default:
 367                 break;
 368         }
 369
 370         pp->state = qs_state_mmio;
 371         return ata_qc_issue_prot(qc);
 372 }
 373
 374 static inline unsigned int qs_intr_pkt(struct ata_host *host)
 375 {
 376         unsigned int handled = 0;
 377         u8 sFFE;
 378         u8 __iomem *mmio_base = host->mmio_base;
 379
 380         do {
 381                 u32 sff0 = readl(mmio_base + QS_HST_SFF);
 382                 u32 sff1 = readl(mmio_base + QS_HST_SFF + 4);
 383                 u8 sEVLD = (sff1 >> 30) & 0x01; /* valid flag */
 384                 sFFE  = sff1 >> 31;             /* empty flag */
 385
 386                 if (sEVLD) {
 387                         u8 sDST = sff0 >> 16;   /* dev status */
 388                         u8 sHST = sff1 & 0x3f;  /* host status */
 389                         unsigned int port_no = (sff1 >> 8) & 0x03;
 390                         struct ata_port *ap = host->ports[port_no];
 391
 392                         DPRINTK("SFF=%08x%08x: sCHAN=%u sHST=%d sDST=%02x\n",
 393                                         sff1, sff0, port_no, sHST, sDST);
 394                         handled = 1;
 395                         if (ap && !(ap->flags & ATA_FLAG_DISABLED)) {
 396                                 struct ata_queued_cmd *qc;
 397                                 struct qs_port_priv *pp = ap->private_data;
 398                                 if (!pp || pp->state != qs_state_pkt)
 399                                         continue;
 400                                 qc = ata_qc_from_tag(ap, ap->active_tag);
 401                                 if (qc && (!(qc->tf.flags & ATA_TFLAG_POLLING))) {
 402                                         switch (sHST) {
 403                                         case 0: /* successful CPB */
 404                                         case 3: /* device error */
 405                                                 pp->state = qs_state_idle;
 406                                                 qs_enter_reg_mode(qc->ap);
 407                                                 qc->err_mask |= ac_err_mask(sDST);
 408                                                 ata_qc_complete(qc);
 409                                                 break;
 410                                         default:
 411                                                 break;
 412                                         }
 413                                 }
 414                         }
 415                 }
 416         } while (!sFFE);
 417         return handled;
 418 }
 419
 420 static inline unsigned int qs_intr_mmio(struct ata_host *host)
 421 {
 422         unsigned int handled = 0, port_no;
 423
 424         for (port_no = 0; port_no < host->n_ports; ++port_no) {
 425                 struct ata_port *ap;
 426                 ap = host->ports[port_no];
 427                 if (ap &&
 428                     !(ap->flags & ATA_FLAG_DISABLED)) {
 429                         struct ata_queued_cmd *qc;
 430                         struct qs_port_priv *pp = ap->private_data;
 431                         if (!pp || pp->state != qs_state_mmio)
 432                                 continue;
 433                         qc = ata_qc_from_tag(ap, ap->active_tag);
 434                         if (qc && (!(qc->tf.flags & ATA_TFLAG_POLLING))) {
 435
 436                                 /* check main status, clearing INTRQ */
 437                                 u8 status = ata_check_status(ap);
 438                                 if ((status & ATA_BUSY))
 439                                         continue;
 440                                 DPRINTK("ata%u: protocol %d (dev_stat 0x%X)\n",
 441                                         ap->id, qc->tf.protocol, status);
 442
 443                                 /* complete taskfile transaction */
 444                                 pp->state = qs_state_idle;
 445                                 qc->err_mask |= ac_err_mask(status);
 446                                 ata_qc_complete(qc);
 447                                 handled = 1;
 448                         }
 449                 }
 450         }
 451         return handled;
 452 }
 453
 454 static irqreturn_t qs_intr(int irq, void *dev_instance)
 455 {
 456         struct ata_host *host = dev_instance;
 457         unsigned int handled = 0;
 458
 459         VPRINTK("ENTER\n");
 460
 461         spin_lock(&host->lock);
 462         handled  = qs_intr_pkt(host) | qs_intr_mmio(host);
 463         spin_unlock(&host->lock);
 464
 465         VPRINTK("EXIT\n");
 466
 467         return IRQ_RETVAL(handled);
 468 }
 469
 470 static void qs_ata_setup_port(struct ata_ioports *port, unsigned long base)
 471 {
 472         port->cmd_addr          =
 473         port->data_addr         = base + 0x400;
 474         port->error_addr        =
 475         port->feature_addr      = base + 0x408; /* hob_feature = 0x409 */
 476         port->nsect_addr        = base + 0x410; /* hob_nsect   = 0x411 */
 477         port->lbal_addr         = base + 0x418; /* hob_lbal    = 0x419 */
 478         port->lbam_addr         = base + 0x420; /* hob_lbam    = 0x421 */
 479         port->lbah_addr         = base + 0x428; /* hob_lbah    = 0x429 */
 480         port->device_addr       = base + 0x430;
 481         port->status_addr       =
 482         port->command_addr      = base + 0x438;
 483         port->altstatus_addr    =
 484         port->ctl_addr          = base + 0x440;
 485         port->scr_addr          = base + 0xc00;
 486 }
 487
 488 static int qs_port_start(struct ata_port *ap)
 489 {
 490         struct device *dev = ap->host->dev;
 491         struct qs_port_priv *pp;
 492         void __iomem *mmio_base = ap->host->mmio_base;
 493         void __iomem *chan = mmio_base + (ap->port_no * 0x4000);
 494         u64 addr;
 495         int rc;
 496
 497         rc = ata_port_start(ap);
 498         if (rc)
 499                 return rc;
 500         qs_enter_reg_mode(ap);
 501         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
 502         if (!pp)
 503                 return -ENOMEM;
 504         pp->pkt = dmam_alloc_coherent(dev, QS_PKT_BYTES, &pp->pkt_dma,
 505                                       GFP_KERNEL);
 506         if (!pp->pkt)
 507                 return -ENOMEM;
 508         memset(pp->pkt, 0, QS_PKT_BYTES);
 509         ap->private_data = pp;
 510
 511         addr = (u64)pp->pkt_dma;
 512         writel((u32) addr,        chan + QS_CCF_CPBA);
 513         writel((u32)(addr >> 32), chan + QS_CCF_CPBA + 4);
 514         return 0;
 515 }
 516
 517 static void qs_host_stop(struct ata_host *host)
 518 {
 519         void __iomem *mmio_base = host->mmio_base;
 520
 521         writeb(0, mmio_base + QS_HCT_CTRL); /* disable host interrupts */
 522         writeb(QS_CNFG3_GSRST, mmio_base + QS_HCF_CNFG3); /* global reset */
 523 }
 524
 525 static void qs_host_init(unsigned int chip_id, struct ata_probe_ent *pe)
 526 {
 527         void __iomem *mmio_base = pe->mmio_base;
 528         unsigned int port_no;
 529
 530         writeb(0, mmio_base + QS_HCT_CTRL); /* disable host interrupts */
 531         writeb(QS_CNFG3_GSRST, mmio_base + QS_HCF_CNFG3); /* global reset */
 532
 533         /* reset each channel in turn */
 534         for (port_no = 0; port_no < pe->n_ports; ++port_no) {
 535                 u8 __iomem *chan = mmio_base + (port_no * 0x4000);
 536                 writeb(QS_CTR1_RDEV|QS_CTR1_RCHN, chan + QS_CCT_CTR1);
 537                 writeb(QS_CTR0_REG, chan + QS_CCT_CTR0);
 538                 readb(chan + QS_CCT_CTR0);        /* flush */
 539         }
 540         writeb(QS_SERD3_PHY_ENA, mmio_base + QS_HVS_SERD3); /* enable phy */
 541
 542         for (port_no = 0; port_no < pe->n_ports; ++port_no) {
 543                 u8 __iomem *chan = mmio_base + (port_no * 0x4000);
 544                 /* set FIFO depths to same settings as Windows driver */
 545                 writew(32, chan + QS_CFC_HUFT);
 546                 writew(32, chan + QS_CFC_HDFT);
 547                 writew(10, chan + QS_CFC_DUFT);
 548                 writew( 8, chan + QS_CFC_DDFT);
 549                 /* set CPB size in bytes, as a power of two */
 550                 writeb(QS_CPB_ORDER,    chan + QS_CCF_CSEP);
 551         }
 552         writeb(1, mmio_base + QS_HCT_CTRL); /* enable host interrupts */
 553 }
 554
 555 /*
 556  * The QStor understands 64-bit buses, and uses 64-bit fields
 557  * for DMA pointers regardless of bus width.  We just have to
 558  * make sure our DMA masks are set appropriately for whatever
 559  * bridge lies between us and the QStor, and then the DMA mapping
 560  * code will ensure we only ever "see" appropriate buffer addresses.
 561  * If we're 32-bit limited somewhere, then our 64-bit fields will
 562  * just end up with zeros in the upper 32-bits, without any special
 563  * logic required outside of this routine (below).
 564  */
 565 static int qs_set_dma_masks(struct pci_dev *pdev, void __iomem *mmio_base)
 566 {
 567         u32 bus_info = readl(mmio_base + QS_HID_HPHY);
 568         int rc, have_64bit_bus = (bus_info & QS_HPHY_64BIT);
 569
 570         if (have_64bit_bus &&
 571             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
 572                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
 573                 if (rc) {
 574                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 575                         if (rc) {
 576                                 dev_printk(KERN_ERR, &pdev->dev,
 577                                            "64-bit DMA enable failed\n");
 578                                 return rc;
 579                         }
 580                 }
 581         } else {
 582                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
 583                 if (rc) {
 584                         dev_printk(KERN_ERR, &pdev->dev,
 585                                 "32-bit DMA enable failed\n");
 586                         return rc;
 587                 }
 588                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 589                 if (rc) {
 590                         dev_printk(KERN_ERR, &pdev->dev,
 591                                 "32-bit consistent DMA enable failed\n");
 592                         return rc;
 593                 }
 594         }
 595         return 0;
 596 }
 597
 598 static int qs_ata_init_one(struct pci_dev *pdev,
 599                                 const struct pci_device_id *ent)
 600 {
 601         static int printed_version;
 602         struct ata_probe_ent *probe_ent = NULL;
 603         void __iomem *mmio_base;
 604         unsigned int board_idx = (unsigned int) ent->driver_data;
 605         int rc, port_no;
 606
 607         if (!printed_version++)
 608                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
 609
 610         rc = pcim_enable_device(pdev);
 611         if (rc)
 612                 return rc;
 613
 614         rc = pci_request_regions(pdev, DRV_NAME);
 615         if (rc)
 616                 return rc;
 617
 618         if ((pci_resource_flags(pdev, 4) & IORESOURCE_MEM) == 0)
 619                 return -ENODEV;
 620
 621         mmio_base = pcim_iomap(pdev, 4, 0);
 622         if (mmio_base == NULL)
 623                 return -ENOMEM;
 624
 625         rc = qs_set_dma_masks(pdev, mmio_base);
 626         if (rc)
 627                 return rc;
 628
 629         probe_ent = devm_kzalloc(&pdev->dev, sizeof(*probe_ent), GFP_KERNEL);
 630         if (probe_ent == NULL)
 631                 return -ENOMEM;
 632
 633         probe_ent->dev = pci_dev_to_dev(pdev);
 634         INIT_LIST_HEAD(&probe_ent->node);
 635
 636         probe_ent->sht          = qs_port_info[board_idx].sht;
 637         probe_ent->port_flags   = qs_port_info[board_idx].flags;
 638         probe_ent->pio_mask     = qs_port_info[board_idx].pio_mask;
 639         probe_ent->mwdma_mask   = qs_port_info[board_idx].mwdma_mask;
 640         probe_ent->udma_mask    = qs_port_info[board_idx].udma_mask;
 641         probe_ent->port_ops     = qs_port_info[board_idx].port_ops;
 642
 643         probe_ent->irq          = pdev->irq;
 644         probe_ent->irq_flags    = IRQF_SHARED;
 645         probe_ent->mmio_base    = mmio_base;
 646         probe_ent->n_ports      = QS_PORTS;
 647
 648         for (port_no = 0; port_no < probe_ent->n_ports; ++port_no) {
 649                 unsigned long chan = (unsigned long)mmio_base +
 650                                                         (port_no * 0x4000);
 651                 qs_ata_setup_port(&probe_ent->port[port_no], chan);
 652         }
 653
 654         pci_set_master(pdev);
 655
 656         /* initialize adapter */
 657         qs_host_init(board_idx, probe_ent);
 658
 659         if (ata_device_add(probe_ent) != QS_PORTS)
 660                 return -EIO;
 661
 662         devm_kfree(&pdev->dev, probe_ent);
 663         return 0;
 664 }
 665
 666 static int __init qs_ata_init(void)
 667 {
 668         return pci_register_driver(&qs_ata_pci_driver);
 669 }
 670
 671 static void __exit qs_ata_exit(void)
 672 {
 673         pci_unregister_driver(&qs_ata_pci_driver);
 674 }
 675
 676 MODULE_AUTHOR("Mark Lord");
 677 MODULE_DESCRIPTION("Pacific Digital Corporation QStor SATA low-level driver");
 678 MODULE_LICENSE("GPL");
 679 MODULE_DEVICE_TABLE(pci, qs_ata_pci_tbl);
 680 MODULE_VERSION(DRV_VERSION);
 681
 682 module_init(qs_ata_init);
 683 module_exit(qs_ata_exit);