drivers/net/skge.c

   1 /*
   2  * New driver for Marvell Yukon chipset and SysKonnect Gigabit
   3  * Ethernet adapters. Based on earlier sk98lin, e100 and
   4  * FreeBSD if_sk drivers.
   5  *
   6  * This driver intentionally does not support all the features
   7  * of the original driver such as link fail-over and link management because
   8  * those should be done at higher levels.
   9  *
  10  * Copyright (C) 2004, 2005 Stephen Hemminger <shemminger@osdl.org>
  11  *
  12  * This program is free software; you can redistribute it and/or modify
  13  * it under the terms of the GNU General Public License as published by
  14  * the Free Software Foundation; either version 2 of the License, or
  15  * (at your option) any later version.
  16  *
  17  * This program is distributed in the hope that it will be useful,
  18  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  19  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  20  * GNU General Public License for more details.
  21  *
  22  * You should have received a copy of the GNU General Public License
  23  * along with this program; if not, write to the Free Software
  24  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  25  */
  26
  27 #include <linux/in.h>
  28 #include <linux/kernel.h>
  29 #include <linux/module.h>
  30 #include <linux/moduleparam.h>
  31 #include <linux/netdevice.h>
  32 #include <linux/etherdevice.h>
  33 #include <linux/ethtool.h>
  34 #include <linux/pci.h>
  35 #include <linux/if_vlan.h>
  36 #include <linux/ip.h>
  37 #include <linux/delay.h>
  38 #include <linux/crc32.h>
  39 #include <linux/dma-mapping.h>
  40 #include <linux/mii.h>
  41 #include <asm/irq.h>
  42
  43 #include "skge.h"
  44
  45 #define DRV_NAME                "skge"
  46 #define DRV_VERSION             "1.8"
  47 #define PFX                     DRV_NAME " "
  48
  49 #define DEFAULT_TX_RING_SIZE    128
  50 #define DEFAULT_RX_RING_SIZE    512
  51 #define MAX_TX_RING_SIZE        1024
  52 #define TX_LOW_WATER            (MAX_SKB_FRAGS + 1)
  53 #define MAX_RX_RING_SIZE        4096
  54 #define RX_COPY_THRESHOLD       128
  55 #define RX_BUF_SIZE             1536
  56 #define PHY_RETRIES             1000
  57 #define ETH_JUMBO_MTU           9000
  58 #define TX_WATCHDOG             (5 * HZ)
  59 #define NAPI_WEIGHT             64
  60 #define BLINK_MS                250
  61 #define LINK_HZ                 (HZ/2)
  62
  63 MODULE_DESCRIPTION("SysKonnect Gigabit Ethernet driver");
  64 MODULE_AUTHOR("Stephen Hemminger <shemminger@osdl.org>");
  65 MODULE_LICENSE("GPL");
  66 MODULE_VERSION(DRV_VERSION);
  67
  68 static const u32 default_msg
  69         = NETIF_MSG_DRV| NETIF_MSG_PROBE| NETIF_MSG_LINK
  70           | NETIF_MSG_IFUP| NETIF_MSG_IFDOWN;
  71
  72 static int debug = -1;  /* defaults above */
  73 module_param(debug, int, 0);
  74 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  75
  76 static const struct pci_device_id skge_id_table[] = {
  77         { PCI_DEVICE(PCI_VENDOR_ID_3COM, PCI_DEVICE_ID_3COM_3C940) },
  78         { PCI_DEVICE(PCI_VENDOR_ID_3COM, PCI_DEVICE_ID_3COM_3C940B) },
  79         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, PCI_DEVICE_ID_SYSKONNECT_GE) },
  80         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, PCI_DEVICE_ID_SYSKONNECT_YU) },
  81         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, PCI_DEVICE_ID_DLINK_DGE510T), },
  82         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b01) },    /* DGE-530T */
  83         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4320) },
  84         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x5005) }, /* Belkin */
  85         { PCI_DEVICE(PCI_VENDOR_ID_CNET, PCI_DEVICE_ID_CNET_GIGACARD) },
  86         { PCI_DEVICE(PCI_VENDOR_ID_LINKSYS, PCI_DEVICE_ID_LINKSYS_EG1064) },
  87         { PCI_VENDOR_ID_LINKSYS, 0x1032, PCI_ANY_ID, 0x0015, },
  88         { 0 }
  89 };
  90 MODULE_DEVICE_TABLE(pci, skge_id_table);
  91
  92 static int skge_up(struct net_device *dev);
  93 static int skge_down(struct net_device *dev);
  94 static void skge_phy_reset(struct skge_port *skge);
  95 static void skge_tx_clean(struct net_device *dev);
  96 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
  97 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val);
  98 static void genesis_get_stats(struct skge_port *skge, u64 *data);
  99 static void yukon_get_stats(struct skge_port *skge, u64 *data);
 100 static void yukon_init(struct skge_hw *hw, int port);
 101 static void genesis_mac_init(struct skge_hw *hw, int port);
 102 static void genesis_link_up(struct skge_port *skge);
 103
 104 /* Avoid conditionals by using array */
 105 static const int txqaddr[] = { Q_XA1, Q_XA2 };
 106 static const int rxqaddr[] = { Q_R1, Q_R2 };
 107 static const u32 rxirqmask[] = { IS_R1_F, IS_R2_F };
 108 static const u32 txirqmask[] = { IS_XA1_F, IS_XA2_F };
 109 static const u32 irqmask[] = { IS_R1_F|IS_XA1_F, IS_R2_F|IS_XA2_F };
 110
 111 static int skge_get_regs_len(struct net_device *dev)
 112 {
 113         return 0x4000;
 114 }
 115
 116 /*
 117  * Returns copy of whole control register region
 118  * Note: skip RAM address register because accessing it will
 119  *       cause bus hangs!
 120  */
 121 static void skge_get_regs(struct net_device *dev, struct ethtool_regs *regs,
 122                           void *p)
 123 {
 124         const struct skge_port *skge = netdev_priv(dev);
 125         const void __iomem *io = skge->hw->regs;
 126
 127         regs->version = 1;
 128         memset(p, 0, regs->len);
 129         memcpy_fromio(p, io, B3_RAM_ADDR);
 130
 131         memcpy_fromio(p + B3_RI_WTO_R1, io + B3_RI_WTO_R1,
 132                       regs->len - B3_RI_WTO_R1);
 133 }
 134
 135 /* Wake on Lan only supported on Yukon chips with rev 1 or above */
 136 static int wol_supported(const struct skge_hw *hw)
 137 {
 138         return !((hw->chip_id == CHIP_ID_GENESIS ||
 139                   (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev == 0)));
 140 }
 141
 142 static void skge_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 143 {
 144         struct skge_port *skge = netdev_priv(dev);
 145
 146         wol->supported = wol_supported(skge->hw) ? WAKE_MAGIC : 0;
 147         wol->wolopts = skge->wol ? WAKE_MAGIC : 0;
 148 }
 149
 150 static int skge_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
 151 {
 152         struct skge_port *skge = netdev_priv(dev);
 153         struct skge_hw *hw = skge->hw;
 154
 155         if (wol->wolopts != WAKE_MAGIC && wol->wolopts != 0)
 156                 return -EOPNOTSUPP;
 157
 158         if (wol->wolopts == WAKE_MAGIC && !wol_supported(hw))
 159                 return -EOPNOTSUPP;
 160
 161         skge->wol = wol->wolopts == WAKE_MAGIC;
 162
 163         if (skge->wol) {
 164                 memcpy_toio(hw->regs + WOL_MAC_ADDR, dev->dev_addr, ETH_ALEN);
 165
 166                 skge_write16(hw, WOL_CTRL_STAT,
 167                              WOL_CTL_ENA_PME_ON_MAGIC_PKT |
 168                              WOL_CTL_ENA_MAGIC_PKT_UNIT);
 169         } else
 170                 skge_write16(hw, WOL_CTRL_STAT, WOL_CTL_DEFAULT);
 171
 172         return 0;
 173 }
 174
 175 /* Determine supported/advertised modes based on hardware.
 176  * Note: ethtool ADVERTISED_xxx == SUPPORTED_xxx
 177  */
 178 static u32 skge_supported_modes(const struct skge_hw *hw)
 179 {
 180         u32 supported;
 181
 182         if (hw->copper) {
 183                 supported = SUPPORTED_10baseT_Half
 184                         | SUPPORTED_10baseT_Full
 185                         | SUPPORTED_100baseT_Half
 186                         | SUPPORTED_100baseT_Full
 187                         | SUPPORTED_1000baseT_Half
 188                         | SUPPORTED_1000baseT_Full
 189                         | SUPPORTED_Autoneg| SUPPORTED_TP;
 190
 191                 if (hw->chip_id == CHIP_ID_GENESIS)
 192                         supported &= ~(SUPPORTED_10baseT_Half
 193                                              | SUPPORTED_10baseT_Full
 194                                              | SUPPORTED_100baseT_Half
 195                                              | SUPPORTED_100baseT_Full);
 196
 197                 else if (hw->chip_id == CHIP_ID_YUKON)
 198                         supported &= ~SUPPORTED_1000baseT_Half;
 199         } else
 200                 supported = SUPPORTED_1000baseT_Full | SUPPORTED_FIBRE
 201                         | SUPPORTED_Autoneg;
 202
 203         return supported;
 204 }
 205
 206 static int skge_get_settings(struct net_device *dev,
 207                              struct ethtool_cmd *ecmd)
 208 {
 209         struct skge_port *skge = netdev_priv(dev);
 210         struct skge_hw *hw = skge->hw;
 211
 212         ecmd->transceiver = XCVR_INTERNAL;
 213         ecmd->supported = skge_supported_modes(hw);
 214
 215         if (hw->copper) {
 216                 ecmd->port = PORT_TP;
 217                 ecmd->phy_address = hw->phy_addr;
 218         } else
 219                 ecmd->port = PORT_FIBRE;
 220
 221         ecmd->advertising = skge->advertising;
 222         ecmd->autoneg = skge->autoneg;
 223         ecmd->speed = skge->speed;
 224         ecmd->duplex = skge->duplex;
 225         return 0;
 226 }
 227
 228 static int skge_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
 229 {
 230         struct skge_port *skge = netdev_priv(dev);
 231         const struct skge_hw *hw = skge->hw;
 232         u32 supported = skge_supported_modes(hw);
 233
 234         if (ecmd->autoneg == AUTONEG_ENABLE) {
 235                 ecmd->advertising = supported;
 236                 skge->duplex = -1;
 237                 skge->speed = -1;
 238         } else {
 239                 u32 setting;
 240
 241                 switch (ecmd->speed) {
 242                 case SPEED_1000:
 243                         if (ecmd->duplex == DUPLEX_FULL)
 244                                 setting = SUPPORTED_1000baseT_Full;
 245                         else if (ecmd->duplex == DUPLEX_HALF)
 246                                 setting = SUPPORTED_1000baseT_Half;
 247                         else
 248                                 return -EINVAL;
 249                         break;
 250                 case SPEED_100:
 251                         if (ecmd->duplex == DUPLEX_FULL)
 252                                 setting = SUPPORTED_100baseT_Full;
 253                         else if (ecmd->duplex == DUPLEX_HALF)
 254                                 setting = SUPPORTED_100baseT_Half;
 255                         else
 256                                 return -EINVAL;
 257                         break;
 258
 259                 case SPEED_10:
 260                         if (ecmd->duplex == DUPLEX_FULL)
 261                                 setting = SUPPORTED_10baseT_Full;
 262                         else if (ecmd->duplex == DUPLEX_HALF)
 263                                 setting = SUPPORTED_10baseT_Half;
 264                         else
 265                                 return -EINVAL;
 266                         break;
 267                 default:
 268                         return -EINVAL;
 269                 }
 270
 271                 if ((setting & supported) == 0)
 272                         return -EINVAL;
 273
 274                 skge->speed = ecmd->speed;
 275                 skge->duplex = ecmd->duplex;
 276         }
 277
 278         skge->autoneg = ecmd->autoneg;
 279         skge->advertising = ecmd->advertising;
 280
 281         if (netif_running(dev))
 282                 skge_phy_reset(skge);
 283
 284         return (0);
 285 }
 286
 287 static void skge_get_drvinfo(struct net_device *dev,
 288                              struct ethtool_drvinfo *info)
 289 {
 290         struct skge_port *skge = netdev_priv(dev);
 291
 292         strcpy(info->driver, DRV_NAME);
 293         strcpy(info->version, DRV_VERSION);
 294         strcpy(info->fw_version, "N/A");
 295         strcpy(info->bus_info, pci_name(skge->hw->pdev));
 296 }
 297
 298 static const struct skge_stat {
 299         char       name[ETH_GSTRING_LEN];
 300         u16        xmac_offset;
 301         u16        gma_offset;
 302 } skge_stats[] = {
 303         { "tx_bytes",           XM_TXO_OK_HI,  GM_TXO_OK_HI },
 304         { "rx_bytes",           XM_RXO_OK_HI,  GM_RXO_OK_HI },
 305
 306         { "tx_broadcast",       XM_TXF_BC_OK,  GM_TXF_BC_OK },
 307         { "rx_broadcast",       XM_RXF_BC_OK,  GM_RXF_BC_OK },
 308         { "tx_multicast",       XM_TXF_MC_OK,  GM_TXF_MC_OK },
 309         { "rx_multicast",       XM_RXF_MC_OK,  GM_RXF_MC_OK },
 310         { "tx_unicast",         XM_TXF_UC_OK,  GM_TXF_UC_OK },
 311         { "rx_unicast",         XM_RXF_UC_OK,  GM_RXF_UC_OK },
 312         { "tx_mac_pause",       XM_TXF_MPAUSE, GM_TXF_MPAUSE },
 313         { "rx_mac_pause",       XM_RXF_MPAUSE, GM_RXF_MPAUSE },
 314
 315         { "collisions",         XM_TXF_SNG_COL, GM_TXF_SNG_COL },
 316         { "multi_collisions",   XM_TXF_MUL_COL, GM_TXF_MUL_COL },
 317         { "aborted",            XM_TXF_ABO_COL, GM_TXF_ABO_COL },
 318         { "late_collision",     XM_TXF_LAT_COL, GM_TXF_LAT_COL },
 319         { "fifo_underrun",      XM_TXE_FIFO_UR, GM_TXE_FIFO_UR },
 320         { "fifo_overflow",      XM_RXE_FIFO_OV, GM_RXE_FIFO_OV },
 321
 322         { "rx_toolong",         XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
 323         { "rx_jabber",          XM_RXF_JAB_PKT, GM_RXF_JAB_PKT },
 324         { "rx_runt",            XM_RXE_RUNT,    GM_RXE_FRAG },
 325         { "rx_too_long",        XM_RXF_LNG_ERR, GM_RXF_LNG_ERR },
 326         { "rx_fcs_error",       XM_RXF_FCS_ERR, GM_RXF_FCS_ERR },
 327 };
 328
 329 static int skge_get_stats_count(struct net_device *dev)
 330 {
 331         return ARRAY_SIZE(skge_stats);
 332 }
 333
 334 static void skge_get_ethtool_stats(struct net_device *dev,
 335                                    struct ethtool_stats *stats, u64 *data)
 336 {
 337         struct skge_port *skge = netdev_priv(dev);
 338
 339         if (skge->hw->chip_id == CHIP_ID_GENESIS)
 340                 genesis_get_stats(skge, data);
 341         else
 342                 yukon_get_stats(skge, data);
 343 }
 344
 345 /* Use hardware MIB variables for critical path statistics and
 346  * transmit feedback not reported at interrupt.
 347  * Other errors are accounted for in interrupt handler.
 348  */
 349 static struct net_device_stats *skge_get_stats(struct net_device *dev)
 350 {
 351         struct skge_port *skge = netdev_priv(dev);
 352         u64 data[ARRAY_SIZE(skge_stats)];
 353
 354         if (skge->hw->chip_id == CHIP_ID_GENESIS)
 355                 genesis_get_stats(skge, data);
 356         else
 357                 yukon_get_stats(skge, data);
 358
 359         skge->net_stats.tx_bytes = data[0];
 360         skge->net_stats.rx_bytes = data[1];
 361         skge->net_stats.tx_packets = data[2] + data[4] + data[6];
 362         skge->net_stats.rx_packets = data[3] + data[5] + data[7];
 363         skge->net_stats.multicast = data[3] + data[5];
 364         skge->net_stats.collisions = data[10];
 365         skge->net_stats.tx_aborted_errors = data[12];
 366
 367         return &skge->net_stats;
 368 }
 369
 370 static void skge_get_strings(struct net_device *dev, u32 stringset, u8 *data)
 371 {
 372         int i;
 373
 374         switch (stringset) {
 375         case ETH_SS_STATS:
 376                 for (i = 0; i < ARRAY_SIZE(skge_stats); i++)
 377                         memcpy(data + i * ETH_GSTRING_LEN,
 378                                skge_stats[i].name, ETH_GSTRING_LEN);
 379                 break;
 380         }
 381 }
 382
 383 static void skge_get_ring_param(struct net_device *dev,
 384                                 struct ethtool_ringparam *p)
 385 {
 386         struct skge_port *skge = netdev_priv(dev);
 387
 388         p->rx_max_pending = MAX_RX_RING_SIZE;
 389         p->tx_max_pending = MAX_TX_RING_SIZE;
 390         p->rx_mini_max_pending = 0;
 391         p->rx_jumbo_max_pending = 0;
 392
 393         p->rx_pending = skge->rx_ring.count;
 394         p->tx_pending = skge->tx_ring.count;
 395         p->rx_mini_pending = 0;
 396         p->rx_jumbo_pending = 0;
 397 }
 398
 399 static int skge_set_ring_param(struct net_device *dev,
 400                                struct ethtool_ringparam *p)
 401 {
 402         struct skge_port *skge = netdev_priv(dev);
 403         int err;
 404
 405         if (p->rx_pending == 0 || p->rx_pending > MAX_RX_RING_SIZE ||
 406             p->tx_pending < TX_LOW_WATER || p->tx_pending > MAX_TX_RING_SIZE)
 407                 return -EINVAL;
 408
 409         skge->rx_ring.count = p->rx_pending;
 410         skge->tx_ring.count = p->tx_pending;
 411
 412         if (netif_running(dev)) {
 413                 skge_down(dev);
 414                 err = skge_up(dev);
 415                 if (err)
 416                         dev_close(dev);
 417         }
 418
 419         return 0;
 420 }
 421
 422 static u32 skge_get_msglevel(struct net_device *netdev)
 423 {
 424         struct skge_port *skge = netdev_priv(netdev);
 425         return skge->msg_enable;
 426 }
 427
 428 static void skge_set_msglevel(struct net_device *netdev, u32 value)
 429 {
 430         struct skge_port *skge = netdev_priv(netdev);
 431         skge->msg_enable = value;
 432 }
 433
 434 static int skge_nway_reset(struct net_device *dev)
 435 {
 436         struct skge_port *skge = netdev_priv(dev);
 437
 438         if (skge->autoneg != AUTONEG_ENABLE || !netif_running(dev))
 439                 return -EINVAL;
 440
 441         skge_phy_reset(skge);
 442         return 0;
 443 }
 444
 445 static int skge_set_sg(struct net_device *dev, u32 data)
 446 {
 447         struct skge_port *skge = netdev_priv(dev);
 448         struct skge_hw *hw = skge->hw;
 449
 450         if (hw->chip_id == CHIP_ID_GENESIS && data)
 451                 return -EOPNOTSUPP;
 452         return ethtool_op_set_sg(dev, data);
 453 }
 454
 455 static int skge_set_tx_csum(struct net_device *dev, u32 data)
 456 {
 457         struct skge_port *skge = netdev_priv(dev);
 458         struct skge_hw *hw = skge->hw;
 459
 460         if (hw->chip_id == CHIP_ID_GENESIS && data)
 461                 return -EOPNOTSUPP;
 462
 463         return ethtool_op_set_tx_csum(dev, data);
 464 }
 465
 466 static u32 skge_get_rx_csum(struct net_device *dev)
 467 {
 468         struct skge_port *skge = netdev_priv(dev);
 469
 470         return skge->rx_csum;
 471 }
 472
 473 /* Only Yukon supports checksum offload. */
 474 static int skge_set_rx_csum(struct net_device *dev, u32 data)
 475 {
 476         struct skge_port *skge = netdev_priv(dev);
 477
 478         if (skge->hw->chip_id == CHIP_ID_GENESIS && data)
 479                 return -EOPNOTSUPP;
 480
 481         skge->rx_csum = data;
 482         return 0;
 483 }
 484
 485 static void skge_get_pauseparam(struct net_device *dev,
 486                                 struct ethtool_pauseparam *ecmd)
 487 {
 488         struct skge_port *skge = netdev_priv(dev);
 489
 490         ecmd->tx_pause = (skge->flow_control == FLOW_MODE_LOC_SEND)
 491                 || (skge->flow_control == FLOW_MODE_SYMMETRIC);
 492         ecmd->rx_pause = (skge->flow_control == FLOW_MODE_REM_SEND)
 493                 || (skge->flow_control == FLOW_MODE_SYMMETRIC);
 494
 495         ecmd->autoneg = skge->autoneg;
 496 }
 497
 498 static int skge_set_pauseparam(struct net_device *dev,
 499                                struct ethtool_pauseparam *ecmd)
 500 {
 501         struct skge_port *skge = netdev_priv(dev);
 502
 503         skge->autoneg = ecmd->autoneg;
 504         if (ecmd->rx_pause && ecmd->tx_pause)
 505                 skge->flow_control = FLOW_MODE_SYMMETRIC;
 506         else if (ecmd->rx_pause && !ecmd->tx_pause)
 507                 skge->flow_control = FLOW_MODE_REM_SEND;
 508         else if (!ecmd->rx_pause && ecmd->tx_pause)
 509                 skge->flow_control = FLOW_MODE_LOC_SEND;
 510         else
 511                 skge->flow_control = FLOW_MODE_NONE;
 512
 513         if (netif_running(dev))
 514                 skge_phy_reset(skge);
 515         return 0;
 516 }
 517
 518 /* Chip internal frequency for clock calculations */
 519 static inline u32 hwkhz(const struct skge_hw *hw)
 520 {
 521         return (hw->chip_id == CHIP_ID_GENESIS) ? 53125 : 78125;
 522 }
 523
 524 /* Chip HZ to microseconds */
 525 static inline u32 skge_clk2usec(const struct skge_hw *hw, u32 ticks)
 526 {
 527         return (ticks * 1000) / hwkhz(hw);
 528 }
 529
 530 /* Microseconds to chip HZ */
 531 static inline u32 skge_usecs2clk(const struct skge_hw *hw, u32 usec)
 532 {
 533         return hwkhz(hw) * usec / 1000;
 534 }
 535
 536 static int skge_get_coalesce(struct net_device *dev,
 537                              struct ethtool_coalesce *ecmd)
 538 {
 539         struct skge_port *skge = netdev_priv(dev);
 540         struct skge_hw *hw = skge->hw;
 541         int port = skge->port;
 542
 543         ecmd->rx_coalesce_usecs = 0;
 544         ecmd->tx_coalesce_usecs = 0;
 545
 546         if (skge_read32(hw, B2_IRQM_CTRL) & TIM_START) {
 547                 u32 delay = skge_clk2usec(hw, skge_read32(hw, B2_IRQM_INI));
 548                 u32 msk = skge_read32(hw, B2_IRQM_MSK);
 549
 550                 if (msk & rxirqmask[port])
 551                         ecmd->rx_coalesce_usecs = delay;
 552                 if (msk & txirqmask[port])
 553                         ecmd->tx_coalesce_usecs = delay;
 554         }
 555
 556         return 0;
 557 }
 558
 559 /* Note: interrupt timer is per board, but can turn on/off per port */
 560 static int skge_set_coalesce(struct net_device *dev,
 561                              struct ethtool_coalesce *ecmd)
 562 {
 563         struct skge_port *skge = netdev_priv(dev);
 564         struct skge_hw *hw = skge->hw;
 565         int port = skge->port;
 566         u32 msk = skge_read32(hw, B2_IRQM_MSK);
 567         u32 delay = 25;
 568
 569         if (ecmd->rx_coalesce_usecs == 0)
 570                 msk &= ~rxirqmask[port];
 571         else if (ecmd->rx_coalesce_usecs < 25 ||
 572                  ecmd->rx_coalesce_usecs > 33333)
 573                 return -EINVAL;
 574         else {
 575                 msk |= rxirqmask[port];
 576                 delay = ecmd->rx_coalesce_usecs;
 577         }
 578
 579         if (ecmd->tx_coalesce_usecs == 0)
 580                 msk &= ~txirqmask[port];
 581         else if (ecmd->tx_coalesce_usecs < 25 ||
 582                  ecmd->tx_coalesce_usecs > 33333)
 583                 return -EINVAL;
 584         else {
 585                 msk |= txirqmask[port];
 586                 delay = min(delay, ecmd->rx_coalesce_usecs);
 587         }
 588
 589         skge_write32(hw, B2_IRQM_MSK, msk);
 590         if (msk == 0)
 591                 skge_write32(hw, B2_IRQM_CTRL, TIM_STOP);
 592         else {
 593                 skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, delay));
 594                 skge_write32(hw, B2_IRQM_CTRL, TIM_START);
 595         }
 596         return 0;
 597 }
 598
 599 enum led_mode { LED_MODE_OFF, LED_MODE_ON, LED_MODE_TST };
 600 static void skge_led(struct skge_port *skge, enum led_mode mode)
 601 {
 602         struct skge_hw *hw = skge->hw;
 603         int port = skge->port;
 604
 605         mutex_lock(&hw->phy_mutex);
 606         if (hw->chip_id == CHIP_ID_GENESIS) {
 607                 switch (mode) {
 608                 case LED_MODE_OFF:
 609                         if (hw->phy_type == SK_PHY_BCOM)
 610                                 xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_OFF);
 611                         else {
 612                                 skge_write32(hw, SK_REG(port, TX_LED_VAL), 0);
 613                                 skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_T_OFF);
 614                         }
 615                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
 616                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 0);
 617                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_T_OFF);
 618                         break;
 619
 620                 case LED_MODE_ON:
 621                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_ON);
 622                         skge_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_LINKSYNC_ON);
 623
 624                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
 625                         skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
 626
 627                         break;
 628
 629                 case LED_MODE_TST:
 630                         skge_write8(hw, SK_REG(port, RX_LED_TST), LED_T_ON);
 631                         skge_write32(hw, SK_REG(port, RX_LED_VAL), 100);
 632                         skge_write8(hw, SK_REG(port, RX_LED_CTRL), LED_START);
 633
 634                         if (hw->phy_type == SK_PHY_BCOM)
 635                                 xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, PHY_B_PEC_LED_ON);
 636                         else {
 637                                 skge_write8(hw, SK_REG(port, TX_LED_TST), LED_T_ON);
 638                                 skge_write32(hw, SK_REG(port, TX_LED_VAL), 100);
 639                                 skge_write8(hw, SK_REG(port, TX_LED_CTRL), LED_START);
 640                         }
 641
 642                 }
 643         } else {
 644                 switch (mode) {
 645                 case LED_MODE_OFF:
 646                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
 647                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 648                                      PHY_M_LED_MO_DUP(MO_LED_OFF)  |
 649                                      PHY_M_LED_MO_10(MO_LED_OFF)   |
 650                                      PHY_M_LED_MO_100(MO_LED_OFF)  |
 651                                      PHY_M_LED_MO_1000(MO_LED_OFF) |
 652                                      PHY_M_LED_MO_RX(MO_LED_OFF));
 653                         break;
 654                 case LED_MODE_ON:
 655                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL,
 656                                      PHY_M_LED_PULS_DUR(PULS_170MS) |
 657                                      PHY_M_LED_BLINK_RT(BLINK_84MS) |
 658                                      PHY_M_LEDC_TX_CTRL |
 659                                      PHY_M_LEDC_DP_CTRL);
 660
 661                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 662                                      PHY_M_LED_MO_RX(MO_LED_OFF) |
 663                                      (skge->speed == SPEED_100 ?
 664                                       PHY_M_LED_MO_100(MO_LED_ON) : 0));
 665                         break;
 666                 case LED_MODE_TST:
 667                         gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
 668                         gm_phy_write(hw, port, PHY_MARV_LED_OVER,
 669                                      PHY_M_LED_MO_DUP(MO_LED_ON)  |
 670                                      PHY_M_LED_MO_10(MO_LED_ON)   |
 671                                      PHY_M_LED_MO_100(MO_LED_ON)  |
 672                                      PHY_M_LED_MO_1000(MO_LED_ON) |
 673                                      PHY_M_LED_MO_RX(MO_LED_ON));
 674                 }
 675         }
 676         mutex_unlock(&hw->phy_mutex);
 677 }
 678
 679 /* blink LED's for finding board */
 680 static int skge_phys_id(struct net_device *dev, u32 data)
 681 {
 682         struct skge_port *skge = netdev_priv(dev);
 683         unsigned long ms;
 684         enum led_mode mode = LED_MODE_TST;
 685
 686         if (!data || data > (u32)(MAX_SCHEDULE_TIMEOUT / HZ))
 687                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT / HZ) * 1000;
 688         else
 689                 ms = data * 1000;
 690
 691         while (ms > 0) {
 692                 skge_led(skge, mode);
 693                 mode ^= LED_MODE_TST;
 694
 695                 if (msleep_interruptible(BLINK_MS))
 696                         break;
 697                 ms -= BLINK_MS;
 698         }
 699
 700         /* back to regular LED state */
 701         skge_led(skge, netif_running(dev) ? LED_MODE_ON : LED_MODE_OFF);
 702
 703         return 0;
 704 }
 705
 706 static const struct ethtool_ops skge_ethtool_ops = {
 707         .get_settings   = skge_get_settings,
 708         .set_settings   = skge_set_settings,
 709         .get_drvinfo    = skge_get_drvinfo,
 710         .get_regs_len   = skge_get_regs_len,
 711         .get_regs       = skge_get_regs,
 712         .get_wol        = skge_get_wol,
 713         .set_wol        = skge_set_wol,
 714         .get_msglevel   = skge_get_msglevel,
 715         .set_msglevel   = skge_set_msglevel,
 716         .nway_reset     = skge_nway_reset,
 717         .get_link       = ethtool_op_get_link,
 718         .get_ringparam  = skge_get_ring_param,
 719         .set_ringparam  = skge_set_ring_param,
 720         .get_pauseparam = skge_get_pauseparam,
 721         .set_pauseparam = skge_set_pauseparam,
 722         .get_coalesce   = skge_get_coalesce,
 723         .set_coalesce   = skge_set_coalesce,
 724         .get_sg         = ethtool_op_get_sg,
 725         .set_sg         = skge_set_sg,
 726         .get_tx_csum    = ethtool_op_get_tx_csum,
 727         .set_tx_csum    = skge_set_tx_csum,
 728         .get_rx_csum    = skge_get_rx_csum,
 729         .set_rx_csum    = skge_set_rx_csum,
 730         .get_strings    = skge_get_strings,
 731         .phys_id        = skge_phys_id,
 732         .get_stats_count = skge_get_stats_count,
 733         .get_ethtool_stats = skge_get_ethtool_stats,
 734         .get_perm_addr  = ethtool_op_get_perm_addr,
 735 };
 736
 737 /*
 738  * Allocate ring elements and chain them together
 739  * One-to-one association of board descriptors with ring elements
 740  */
 741 static int skge_ring_alloc(struct skge_ring *ring, void *vaddr, u32 base)
 742 {
 743         struct skge_tx_desc *d;
 744         struct skge_element *e;
 745         int i;
 746
 747         ring->start = kcalloc(sizeof(*e), ring->count, GFP_KERNEL);
 748         if (!ring->start)
 749                 return -ENOMEM;
 750
 751         for (i = 0, e = ring->start, d = vaddr; i < ring->count; i++, e++, d++) {
 752                 e->desc = d;
 753                 if (i == ring->count - 1) {
 754                         e->next = ring->start;
 755                         d->next_offset = base;
 756                 } else {
 757                         e->next = e + 1;
 758                         d->next_offset = base + (i+1) * sizeof(*d);
 759                 }
 760         }
 761         ring->to_use = ring->to_clean = ring->start;
 762
 763         return 0;
 764 }
 765
 766 /* Allocate and setup a new buffer for receiving */
 767 static void skge_rx_setup(struct skge_port *skge, struct skge_element *e,
 768                           struct sk_buff *skb, unsigned int bufsize)
 769 {
 770         struct skge_rx_desc *rd = e->desc;
 771         u64 map;
 772
 773         map = pci_map_single(skge->hw->pdev, skb->data, bufsize,
 774                              PCI_DMA_FROMDEVICE);
 775
 776         rd->dma_lo = map;
 777         rd->dma_hi = map >> 32;
 778         e->skb = skb;
 779         rd->csum1_start = ETH_HLEN;
 780         rd->csum2_start = ETH_HLEN;
 781         rd->csum1 = 0;
 782         rd->csum2 = 0;
 783
 784         wmb();
 785
 786         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | bufsize;
 787         pci_unmap_addr_set(e, mapaddr, map);
 788         pci_unmap_len_set(e, maplen, bufsize);
 789 }
 790
 791 /* Resume receiving using existing skb,
 792  * Note: DMA address is not changed by chip.
 793  *       MTU not changed while receiver active.
 794  */
 795 static inline void skge_rx_reuse(struct skge_element *e, unsigned int size)
 796 {
 797         struct skge_rx_desc *rd = e->desc;
 798
 799         rd->csum2 = 0;
 800         rd->csum2_start = ETH_HLEN;
 801
 802         wmb();
 803
 804         rd->control = BMU_OWN | BMU_STF | BMU_IRQ_EOF | BMU_TCP_CHECK | size;
 805 }
 806
 807
 808 /* Free all  buffers in receive ring, assumes receiver stopped */
 809 static void skge_rx_clean(struct skge_port *skge)
 810 {
 811         struct skge_hw *hw = skge->hw;
 812         struct skge_ring *ring = &skge->rx_ring;
 813         struct skge_element *e;
 814
 815         e = ring->start;
 816         do {
 817                 struct skge_rx_desc *rd = e->desc;
 818                 rd->control = 0;
 819                 if (e->skb) {
 820                         pci_unmap_single(hw->pdev,
 821                                          pci_unmap_addr(e, mapaddr),
 822                                          pci_unmap_len(e, maplen),
 823                                          PCI_DMA_FROMDEVICE);
 824                         dev_kfree_skb(e->skb);
 825                         e->skb = NULL;
 826                 }
 827         } while ((e = e->next) != ring->start);
 828 }
 829
 830
 831 /* Allocate buffers for receive ring
 832  * For receive:  to_clean is next received frame.
 833  */
 834 static int skge_rx_fill(struct net_device *dev)
 835 {
 836         struct skge_port *skge = netdev_priv(dev);
 837         struct skge_ring *ring = &skge->rx_ring;
 838         struct skge_element *e;
 839
 840         e = ring->start;
 841         do {
 842                 struct sk_buff *skb;
 843
 844                 skb = __netdev_alloc_skb(dev, skge->rx_buf_size + NET_IP_ALIGN,
 845                                          GFP_KERNEL);
 846                 if (!skb)
 847                         return -ENOMEM;
 848
 849                 skb_reserve(skb, NET_IP_ALIGN);
 850                 skge_rx_setup(skge, e, skb, skge->rx_buf_size);
 851         } while ( (e = e->next) != ring->start);
 852
 853         ring->to_clean = ring->start;
 854         return 0;
 855 }
 856
 857 static void skge_link_up(struct skge_port *skge)
 858 {
 859         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG),
 860                     LED_BLK_OFF|LED_SYNC_OFF|LED_ON);
 861
 862         netif_carrier_on(skge->netdev);
 863         netif_wake_queue(skge->netdev);
 864
 865         if (netif_msg_link(skge))
 866                 printk(KERN_INFO PFX
 867                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
 868                        skge->netdev->name, skge->speed,
 869                        skge->duplex == DUPLEX_FULL ? "full" : "half",
 870                        (skge->flow_control == FLOW_MODE_NONE) ? "none" :
 871                        (skge->flow_control == FLOW_MODE_LOC_SEND) ? "tx only" :
 872                        (skge->flow_control == FLOW_MODE_REM_SEND) ? "rx only" :
 873                        (skge->flow_control == FLOW_MODE_SYMMETRIC) ? "tx and rx" :
 874                        "unknown");
 875 }
 876
 877 static void skge_link_down(struct skge_port *skge)
 878 {
 879         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
 880         netif_carrier_off(skge->netdev);
 881         netif_stop_queue(skge->netdev);
 882
 883         if (netif_msg_link(skge))
 884                 printk(KERN_INFO PFX "%s: Link is down.\n", skge->netdev->name);
 885 }
 886
 887
 888 static void xm_link_down(struct skge_hw *hw, int port)
 889 {
 890         struct net_device *dev = hw->dev[port];
 891         struct skge_port *skge = netdev_priv(dev);
 892         u16 cmd, msk;
 893
 894         if (hw->phy_type == SK_PHY_XMAC) {
 895                 msk = xm_read16(hw, port, XM_IMSK);
 896                 msk |= XM_IS_INP_ASS | XM_IS_LIPA_RC | XM_IS_RX_PAGE | XM_IS_AND;
 897                 xm_write16(hw, port, XM_IMSK, msk);
 898         }
 899
 900         cmd = xm_read16(hw, port, XM_MMU_CMD);
 901         cmd &= ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX);
 902         xm_write16(hw, port, XM_MMU_CMD, cmd);
 903         /* dummy read to ensure writing */
 904         (void) xm_read16(hw, port, XM_MMU_CMD);
 905
 906         if (netif_carrier_ok(dev))
 907                 skge_link_down(skge);
 908 }
 909
 910 static int __xm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
 911 {
 912         int i;
 913
 914         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
 915         *val = xm_read16(hw, port, XM_PHY_DATA);
 916
 917         if (hw->phy_type == SK_PHY_XMAC)
 918                 goto ready;
 919
 920         for (i = 0; i < PHY_RETRIES; i++) {
 921                 if (xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_RDY)
 922                         goto ready;
 923                 udelay(1);
 924         }
 925
 926         return -ETIMEDOUT;
 927  ready:
 928         *val = xm_read16(hw, port, XM_PHY_DATA);
 929
 930         return 0;
 931 }
 932
 933 static u16 xm_phy_read(struct skge_hw *hw, int port, u16 reg)
 934 {
 935         u16 v = 0;
 936         if (__xm_phy_read(hw, port, reg, &v))
 937                 printk(KERN_WARNING PFX "%s: phy read timed out\n",
 938                        hw->dev[port]->name);
 939         return v;
 940 }
 941
 942 static int xm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
 943 {
 944         int i;
 945
 946         xm_write16(hw, port, XM_PHY_ADDR, reg | hw->phy_addr);
 947         for (i = 0; i < PHY_RETRIES; i++) {
 948                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
 949                         goto ready;
 950                 udelay(1);
 951         }
 952         return -EIO;
 953
 954  ready:
 955         xm_write16(hw, port, XM_PHY_DATA, val);
 956         for (i = 0; i < PHY_RETRIES; i++) {
 957                 if (!(xm_read16(hw, port, XM_MMU_CMD) & XM_MMU_PHY_BUSY))
 958                         return 0;
 959                 udelay(1);
 960         }
 961         return -ETIMEDOUT;
 962 }
 963
 964 static void genesis_init(struct skge_hw *hw)
 965 {
 966         /* set blink source counter */
 967         skge_write32(hw, B2_BSC_INI, (SK_BLK_DUR * SK_FACT_53) / 100);
 968         skge_write8(hw, B2_BSC_CTRL, BSC_START);
 969
 970         /* configure mac arbiter */
 971         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
 972
 973         /* configure mac arbiter timeout values */
 974         skge_write8(hw, B3_MA_TOINI_RX1, SK_MAC_TO_53);
 975         skge_write8(hw, B3_MA_TOINI_RX2, SK_MAC_TO_53);
 976         skge_write8(hw, B3_MA_TOINI_TX1, SK_MAC_TO_53);
 977         skge_write8(hw, B3_MA_TOINI_TX2, SK_MAC_TO_53);
 978
 979         skge_write8(hw, B3_MA_RCINI_RX1, 0);
 980         skge_write8(hw, B3_MA_RCINI_RX2, 0);
 981         skge_write8(hw, B3_MA_RCINI_TX1, 0);
 982         skge_write8(hw, B3_MA_RCINI_TX2, 0);
 983
 984         /* configure packet arbiter timeout */
 985         skge_write16(hw, B3_PA_CTRL, PA_RST_CLR);
 986         skge_write16(hw, B3_PA_TOINI_RX1, SK_PKT_TO_MAX);
 987         skge_write16(hw, B3_PA_TOINI_TX1, SK_PKT_TO_MAX);
 988         skge_write16(hw, B3_PA_TOINI_RX2, SK_PKT_TO_MAX);
 989         skge_write16(hw, B3_PA_TOINI_TX2, SK_PKT_TO_MAX);
 990 }
 991
 992 static void genesis_reset(struct skge_hw *hw, int port)
 993 {
 994         const u8 zero[8]  = { 0 };
 995
 996         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 997
 998         /* reset the statistics module */
 999         xm_write32(hw, port, XM_GP_PORT, XM_GP_RES_STAT);
1000         xm_write16(hw, port, XM_IMSK, 0xffff);  /* disable XMAC IRQs */
1001         xm_write32(hw, port, XM_MODE, 0);               /* clear Mode Reg */
1002         xm_write16(hw, port, XM_TX_CMD, 0);     /* reset TX CMD Reg */
1003         xm_write16(hw, port, XM_RX_CMD, 0);     /* reset RX CMD Reg */
1004
1005         /* disable Broadcom PHY IRQ */
1006         if (hw->phy_type == SK_PHY_BCOM)
1007                 xm_write16(hw, port, PHY_BCOM_INT_MASK, 0xffff);
1008
1009         xm_outhash(hw, port, XM_HSM, zero);
1010 }
1011
1012
1013 /* Convert mode to MII values  */
1014 static const u16 phy_pause_map[] = {
1015         [FLOW_MODE_NONE] =      0,
1016         [FLOW_MODE_LOC_SEND] =  PHY_AN_PAUSE_ASYM,
1017         [FLOW_MODE_SYMMETRIC] = PHY_AN_PAUSE_CAP,
1018         [FLOW_MODE_REM_SEND]  = PHY_AN_PAUSE_CAP | PHY_AN_PAUSE_ASYM,
1019 };
1020
1021
1022 /* Check status of Broadcom phy link */
1023 static void bcom_check_link(struct skge_hw *hw, int port)
1024 {
1025         struct net_device *dev = hw->dev[port];
1026         struct skge_port *skge = netdev_priv(dev);
1027         u16 status;
1028
1029         /* read twice because of latch */
1030         (void) xm_phy_read(hw, port, PHY_BCOM_STAT);
1031         status = xm_phy_read(hw, port, PHY_BCOM_STAT);
1032
1033         if ((status & PHY_ST_LSYNC) == 0) {
1034                 xm_link_down(hw, port);
1035                 return;
1036         }
1037
1038         if (skge->autoneg == AUTONEG_ENABLE) {
1039                 u16 lpa, aux;
1040
1041                 if (!(status & PHY_ST_AN_OVER))
1042                         return;
1043
1044                 lpa = xm_phy_read(hw, port, PHY_XMAC_AUNE_LP);
1045                 if (lpa & PHY_B_AN_RF) {
1046                         printk(KERN_NOTICE PFX "%s: remote fault\n",
1047                                dev->name);
1048                         return;
1049                 }
1050
1051                 aux = xm_phy_read(hw, port, PHY_BCOM_AUX_STAT);
1052
1053                 /* Check Duplex mismatch */
1054                 switch (aux & PHY_B_AS_AN_RES_MSK) {
1055                 case PHY_B_RES_1000FD:
1056                         skge->duplex = DUPLEX_FULL;
1057                         break;
1058                 case PHY_B_RES_1000HD:
1059                         skge->duplex = DUPLEX_HALF;
1060                         break;
1061                 default:
1062                         printk(KERN_NOTICE PFX "%s: duplex mismatch\n",
1063                                dev->name);
1064                         return;
1065                 }
1066
1067
1068                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1069                 switch (aux & PHY_B_AS_PAUSE_MSK) {
1070                 case PHY_B_AS_PAUSE_MSK:
1071                         skge->flow_control = FLOW_MODE_SYMMETRIC;
1072                         break;
1073                 case PHY_B_AS_PRR:
1074                         skge->flow_control = FLOW_MODE_REM_SEND;
1075                         break;
1076                 case PHY_B_AS_PRT:
1077                         skge->flow_control = FLOW_MODE_LOC_SEND;
1078                         break;
1079                 default:
1080                         skge->flow_control = FLOW_MODE_NONE;
1081                 }
1082                 skge->speed = SPEED_1000;
1083         }
1084
1085         if (!netif_carrier_ok(dev))
1086                 genesis_link_up(skge);
1087 }
1088
1089 /* Broadcom 5400 only supports giagabit! SysKonnect did not put an additional
1090  * Phy on for 100 or 10Mbit operation
1091  */
1092 static void bcom_phy_init(struct skge_port *skge)
1093 {
1094         struct skge_hw *hw = skge->hw;
1095         int port = skge->port;
1096         int i;
1097         u16 id1, r, ext, ctl;
1098
1099         /* magic workaround patterns for Broadcom */
1100         static const struct {
1101                 u16 reg;
1102                 u16 val;
1103         } A1hack[] = {
1104                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1104 },
1105                 { 0x17, 0x0013 }, { 0x15, 0x0404 }, { 0x17, 0x8006 },
1106                 { 0x15, 0x0132 }, { 0x17, 0x8006 }, { 0x15, 0x0232 },
1107                 { 0x17, 0x800D }, { 0x15, 0x000F }, { 0x18, 0x0420 },
1108         }, C0hack[] = {
1109                 { 0x18, 0x0c20 }, { 0x17, 0x0012 }, { 0x15, 0x1204 },
1110                 { 0x17, 0x0013 }, { 0x15, 0x0A04 }, { 0x18, 0x0420 },
1111         };
1112
1113         /* read Id from external PHY (all have the same address) */
1114         id1 = xm_phy_read(hw, port, PHY_XMAC_ID1);
1115
1116         /* Optimize MDIO transfer by suppressing preamble. */
1117         r = xm_read16(hw, port, XM_MMU_CMD);
1118         r |=  XM_MMU_NO_PRE;
1119         xm_write16(hw, port, XM_MMU_CMD,r);
1120
1121         switch (id1) {
1122         case PHY_BCOM_ID1_C0:
1123                 /*
1124                  * Workaround BCOM Errata for the C0 type.
1125                  * Write magic patterns to reserved registers.
1126                  */
1127                 for (i = 0; i < ARRAY_SIZE(C0hack); i++)
1128                         xm_phy_write(hw, port,
1129                                      C0hack[i].reg, C0hack[i].val);
1130
1131                 break;
1132         case PHY_BCOM_ID1_A1:
1133                 /*
1134                  * Workaround BCOM Errata for the A1 type.
1135                  * Write magic patterns to reserved registers.
1136                  */
1137                 for (i = 0; i < ARRAY_SIZE(A1hack); i++)
1138                         xm_phy_write(hw, port,
1139                                      A1hack[i].reg, A1hack[i].val);
1140                 break;
1141         }
1142
1143         /*
1144          * Workaround BCOM Errata (#10523) for all BCom PHYs.
1145          * Disable Power Management after reset.
1146          */
1147         r = xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL);
1148         r |= PHY_B_AC_DIS_PM;
1149         xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL, r);
1150
1151         /* Dummy read */
1152         xm_read16(hw, port, XM_ISRC);
1153
1154         ext = PHY_B_PEC_EN_LTR; /* enable tx led */
1155         ctl = PHY_CT_SP1000;    /* always 1000mbit */
1156
1157         if (skge->autoneg == AUTONEG_ENABLE) {
1158                 /*
1159                  * Workaround BCOM Errata #1 for the C5 type.
1160                  * 1000Base-T Link Acquisition Failure in Slave Mode
1161                  * Set Repeater/DTE bit 10 of the 1000Base-T Control Register
1162                  */
1163                 u16 adv = PHY_B_1000C_RD;
1164                 if (skge->advertising & ADVERTISED_1000baseT_Half)
1165                         adv |= PHY_B_1000C_AHD;
1166                 if (skge->advertising & ADVERTISED_1000baseT_Full)
1167                         adv |= PHY_B_1000C_AFD;
1168                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, adv);
1169
1170                 ctl |= PHY_CT_ANE | PHY_CT_RE_CFG;
1171         } else {
1172                 if (skge->duplex == DUPLEX_FULL)
1173                         ctl |= PHY_CT_DUP_MD;
1174                 /* Force to slave */
1175                 xm_phy_write(hw, port, PHY_BCOM_1000T_CTRL, PHY_B_1000C_MSE);
1176         }
1177
1178         /* Set autonegotiation pause parameters */
1179         xm_phy_write(hw, port, PHY_BCOM_AUNE_ADV,
1180                      phy_pause_map[skge->flow_control] | PHY_AN_CSMA);
1181
1182         /* Handle Jumbo frames */
1183         if (hw->dev[port]->mtu > ETH_DATA_LEN) {
1184                 xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1185                              PHY_B_AC_TX_TST | PHY_B_AC_LONG_PACK);
1186
1187                 ext |= PHY_B_PEC_HIGH_LA;
1188
1189         }
1190
1191         xm_phy_write(hw, port, PHY_BCOM_P_EXT_CTRL, ext);
1192         xm_phy_write(hw, port, PHY_BCOM_CTRL, ctl);
1193
1194         /* Use link status change interrupt */
1195         xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
1196 }
1197
1198 static void xm_phy_init(struct skge_port *skge)
1199 {
1200         struct skge_hw *hw = skge->hw;
1201         int port = skge->port;
1202         u16 ctrl = 0;
1203
1204         if (skge->autoneg == AUTONEG_ENABLE) {
1205                 if (skge->advertising & ADVERTISED_1000baseT_Half)
1206                         ctrl |= PHY_X_AN_HD;
1207                 if (skge->advertising & ADVERTISED_1000baseT_Full)
1208                         ctrl |= PHY_X_AN_FD;
1209
1210                 switch(skge->flow_control) {
1211                 case FLOW_MODE_NONE:
1212                         ctrl |= PHY_X_P_NO_PAUSE;
1213                         break;
1214                 case FLOW_MODE_LOC_SEND:
1215                         ctrl |= PHY_X_P_ASYM_MD;
1216                         break;
1217                 case FLOW_MODE_SYMMETRIC:
1218                         ctrl |= PHY_X_P_BOTH_MD;
1219                         break;
1220                 }
1221
1222                 xm_phy_write(hw, port, PHY_XMAC_AUNE_ADV, ctrl);
1223
1224                 /* Restart Auto-negotiation */
1225                 ctrl = PHY_CT_ANE | PHY_CT_RE_CFG;
1226         } else {
1227                 /* Set DuplexMode in Config register */
1228                 if (skge->duplex == DUPLEX_FULL)
1229                         ctrl |= PHY_CT_DUP_MD;
1230                 /*
1231                  * Do NOT enable Auto-negotiation here. This would hold
1232                  * the link down because no IDLEs are transmitted
1233                  */
1234         }
1235
1236         xm_phy_write(hw, port, PHY_XMAC_CTRL, ctrl);
1237
1238         /* Poll PHY for status changes */
1239         schedule_delayed_work(&skge->link_thread, LINK_HZ);
1240 }
1241
1242 static void xm_check_link(struct net_device *dev)
1243 {
1244         struct skge_port *skge = netdev_priv(dev);
1245         struct skge_hw *hw = skge->hw;
1246         int port = skge->port;
1247         u16 status;
1248
1249         /* read twice because of latch */
1250         (void) xm_phy_read(hw, port, PHY_XMAC_STAT);
1251         status = xm_phy_read(hw, port, PHY_XMAC_STAT);
1252
1253         if ((status & PHY_ST_LSYNC) == 0) {
1254                 xm_link_down(hw, port);
1255                 return;
1256         }
1257
1258         if (skge->autoneg == AUTONEG_ENABLE) {
1259                 u16 lpa, res;
1260
1261                 if (!(status & PHY_ST_AN_OVER))
1262                         return;
1263
1264                 lpa = xm_phy_read(hw, port, PHY_XMAC_AUNE_LP);
1265                 if (lpa & PHY_B_AN_RF) {
1266                         printk(KERN_NOTICE PFX "%s: remote fault\n",
1267                                dev->name);
1268                         return;
1269                 }
1270
1271                 res = xm_phy_read(hw, port, PHY_XMAC_RES_ABI);
1272
1273                 /* Check Duplex mismatch */
1274                 switch (res & (PHY_X_RS_HD | PHY_X_RS_FD)) {
1275                 case PHY_X_RS_FD:
1276                         skge->duplex = DUPLEX_FULL;
1277                         break;
1278                 case PHY_X_RS_HD:
1279                         skge->duplex = DUPLEX_HALF;
1280                         break;
1281                 default:
1282                         printk(KERN_NOTICE PFX "%s: duplex mismatch\n",
1283                                dev->name);
1284                         return;
1285                 }
1286
1287                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
1288                 if (lpa & PHY_X_P_SYM_MD)
1289                         skge->flow_control = FLOW_MODE_SYMMETRIC;
1290                 else if ((lpa & PHY_X_RS_PAUSE) == PHY_X_P_ASYM_MD)
1291                         skge->flow_control = FLOW_MODE_REM_SEND;
1292                 else if ((lpa & PHY_X_RS_PAUSE) == PHY_X_P_BOTH_MD)
1293                         skge->flow_control = FLOW_MODE_LOC_SEND;
1294                 else
1295                         skge->flow_control = FLOW_MODE_NONE;
1296
1297
1298                 skge->speed = SPEED_1000;
1299         }
1300
1301         if (!netif_carrier_ok(dev))
1302                 genesis_link_up(skge);
1303 }
1304
1305 /* Poll to check for link coming up.
1306  * Since internal PHY is wired to a level triggered pin, can't
1307  * get an interrupt when carrier is detected.
1308  */
1309 static void xm_link_timer(void *arg)
1310 {
1311         struct net_device *dev = arg;
1312         struct skge_port *skge = netdev_priv(arg);
1313         struct skge_hw *hw = skge->hw;
1314         int port = skge->port;
1315
1316         if (!netif_running(dev))
1317                 return;
1318
1319         if (netif_carrier_ok(dev)) {
1320                 xm_read16(hw, port, XM_ISRC);
1321                 if (!(xm_read16(hw, port, XM_ISRC) & XM_IS_INP_ASS))
1322                         goto nochange;
1323         } else {
1324                 if (xm_read32(hw, port, XM_GP_PORT) & XM_GP_INP_ASS)
1325                         goto nochange;
1326                 xm_read16(hw, port, XM_ISRC);
1327                 if (xm_read16(hw, port, XM_ISRC) & XM_IS_INP_ASS)
1328                         goto nochange;
1329         }
1330
1331         mutex_lock(&hw->phy_mutex);
1332         xm_check_link(dev);
1333         mutex_unlock(&hw->phy_mutex);
1334
1335 nochange:
1336         schedule_delayed_work(&skge->link_thread, LINK_HZ);
1337 }
1338
1339 static void genesis_mac_init(struct skge_hw *hw, int port)
1340 {
1341         struct net_device *dev = hw->dev[port];
1342         struct skge_port *skge = netdev_priv(dev);
1343         int jumbo = hw->dev[port]->mtu > ETH_DATA_LEN;
1344         int i;
1345         u32 r;
1346         const u8 zero[6]  = { 0 };
1347
1348         for (i = 0; i < 10; i++) {
1349                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1),
1350                              MFF_SET_MAC_RST);
1351                 if (skge_read16(hw, SK_REG(port, TX_MFF_CTRL1)) & MFF_SET_MAC_RST)
1352                         goto reset_ok;
1353                 udelay(1);
1354         }
1355
1356         printk(KERN_WARNING PFX "%s: genesis reset failed\n", dev->name);
1357
1358  reset_ok:
1359         /* Unreset the XMAC. */
1360         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_CLR_MAC_RST);
1361
1362         /*
1363          * Perform additional initialization for external PHYs,
1364          * namely for the 1000baseTX cards that use the XMAC's
1365          * GMII mode.
1366          */
1367         if (hw->phy_type != SK_PHY_XMAC) {
1368                 /* Take external Phy out of reset */
1369                 r = skge_read32(hw, B2_GP_IO);
1370                 if (port == 0)
1371                         r |= GP_DIR_0|GP_IO_0;
1372                 else
1373                         r |= GP_DIR_2|GP_IO_2;
1374
1375                 skge_write32(hw, B2_GP_IO, r);
1376
1377                 /* Enable GMII interface */
1378                 xm_write16(hw, port, XM_HW_CFG, XM_HW_GMII_MD);
1379         }
1380
1381
1382         switch(hw->phy_type) {
1383         case SK_PHY_XMAC:
1384                 xm_phy_init(skge);
1385                 break;
1386         case SK_PHY_BCOM:
1387                 bcom_phy_init(skge);
1388                 bcom_check_link(hw, port);
1389         }
1390
1391         /* Set Station Address */
1392         xm_outaddr(hw, port, XM_SA, dev->dev_addr);
1393
1394         /* We don't use match addresses so clear */
1395         for (i = 1; i < 16; i++)
1396                 xm_outaddr(hw, port, XM_EXM(i), zero);
1397
1398         /* Clear MIB counters */
1399         xm_write16(hw, port, XM_STAT_CMD,
1400                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1401         /* Clear two times according to Errata #3 */
1402         xm_write16(hw, port, XM_STAT_CMD,
1403                         XM_SC_CLR_RXC | XM_SC_CLR_TXC);
1404
1405         /* configure Rx High Water Mark (XM_RX_HI_WM) */
1406         xm_write16(hw, port, XM_RX_HI_WM, 1450);
1407
1408         /* We don't need the FCS appended to the packet. */
1409         r = XM_RX_LENERR_OK | XM_RX_STRIP_FCS;
1410         if (jumbo)
1411                 r |= XM_RX_BIG_PK_OK;
1412
1413         if (skge->duplex == DUPLEX_HALF) {
1414                 /*
1415                  * If in manual half duplex mode the other side might be in
1416                  * full duplex mode, so ignore if a carrier extension is not seen
1417                  * on frames received
1418                  */
1419                 r |= XM_RX_DIS_CEXT;
1420         }
1421         xm_write16(hw, port, XM_RX_CMD, r);
1422
1423
1424         /* We want short frames padded to 60 bytes. */
1425         xm_write16(hw, port, XM_TX_CMD, XM_TX_AUTO_PAD);
1426
1427         /*
1428          * Bump up the transmit threshold. This helps hold off transmit
1429          * underruns when we're blasting traffic from both ports at once.
1430          */
1431         xm_write16(hw, port, XM_TX_THR, 512);
1432
1433         /*
1434          * Enable the reception of all error frames. This is is
1435          * a necessary evil due to the design of the XMAC. The
1436          * XMAC's receive FIFO is only 8K in size, however jumbo
1437          * frames can be up to 9000 bytes in length. When bad
1438          * frame filtering is enabled, the XMAC's RX FIFO operates
1439          * in 'store and forward' mode. For this to work, the
1440          * entire frame has to fit into the FIFO, but that means
1441          * that jumbo frames larger than 8192 bytes will be
1442          * truncated. Disabling all bad frame filtering causes
1443          * the RX FIFO to operate in streaming mode, in which
1444          * case the XMAC will start transferring frames out of the
1445          * RX FIFO as soon as the FIFO threshold is reached.
1446          */
1447         xm_write32(hw, port, XM_MODE, XM_DEF_MODE);
1448
1449
1450         /*
1451          * Initialize the Receive Counter Event Mask (XM_RX_EV_MSK)
1452          *      - Enable all bits excepting 'Octets Rx OK Low CntOv'
1453          *        and 'Octets Rx OK Hi Cnt Ov'.
1454          */
1455         xm_write32(hw, port, XM_RX_EV_MSK, XMR_DEF_MSK);
1456
1457         /*
1458          * Initialize the Transmit Counter Event Mask (XM_TX_EV_MSK)
1459          *      - Enable all bits excepting 'Octets Tx OK Low CntOv'
1460          *        and 'Octets Tx OK Hi Cnt Ov'.
1461          */
1462         xm_write32(hw, port, XM_TX_EV_MSK, XMT_DEF_MSK);
1463
1464         /* Configure MAC arbiter */
1465         skge_write16(hw, B3_MA_TO_CTRL, MA_RST_CLR);
1466
1467         /* configure timeout values */
1468         skge_write8(hw, B3_MA_TOINI_RX1, 72);
1469         skge_write8(hw, B3_MA_TOINI_RX2, 72);
1470         skge_write8(hw, B3_MA_TOINI_TX1, 72);
1471         skge_write8(hw, B3_MA_TOINI_TX2, 72);
1472
1473         skge_write8(hw, B3_MA_RCINI_RX1, 0);
1474         skge_write8(hw, B3_MA_RCINI_RX2, 0);
1475         skge_write8(hw, B3_MA_RCINI_TX1, 0);
1476         skge_write8(hw, B3_MA_RCINI_TX2, 0);
1477
1478         /* Configure Rx MAC FIFO */
1479         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_CLR);
1480         skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_TIM_PAT);
1481         skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_ENA_OP_MD);
1482
1483         /* Configure Tx MAC FIFO */
1484         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_CLR);
1485         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_TX_CTRL_DEF);
1486         skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_ENA_OP_MD);
1487
1488         if (jumbo) {
1489                 /* Enable frame flushing if jumbo frames used */
1490                 skge_write16(hw, SK_REG(port,RX_MFF_CTRL1), MFF_ENA_FLUSH);
1491         } else {
1492                 /* enable timeout timers if normal frames */
1493                 skge_write16(hw, B3_PA_CTRL,
1494                              (port == 0) ? PA_ENA_TO_TX1 : PA_ENA_TO_TX2);
1495         }
1496 }
1497
1498 static void genesis_stop(struct skge_port *skge)
1499 {
1500         struct skge_hw *hw = skge->hw;
1501         int port = skge->port;
1502         u32 reg;
1503
1504         genesis_reset(hw, port);
1505
1506         /* Clear Tx packet arbiter timeout IRQ */
1507         skge_write16(hw, B3_PA_CTRL,
1508                      port == 0 ? PA_CLR_TO_TX1 : PA_CLR_TO_TX2);
1509
1510         /*
1511          * If the transfer sticks at the MAC the STOP command will not
1512          * terminate if we don't flush the XMAC's transmit FIFO !
1513          */
1514         xm_write32(hw, port, XM_MODE,
1515                         xm_read32(hw, port, XM_MODE)|XM_MD_FTF);
1516
1517
1518         /* Reset the MAC */
1519         skge_write16(hw, SK_REG(port, TX_MFF_CTRL1), MFF_SET_MAC_RST);
1520
1521         /* For external PHYs there must be special handling */
1522         if (hw->phy_type != SK_PHY_XMAC) {
1523                 reg = skge_read32(hw, B2_GP_IO);
1524                 if (port == 0) {
1525                         reg |= GP_DIR_0;
1526                         reg &= ~GP_IO_0;
1527                 } else {
1528                         reg |= GP_DIR_2;
1529                         reg &= ~GP_IO_2;
1530                 }
1531                 skge_write32(hw, B2_GP_IO, reg);
1532                 skge_read32(hw, B2_GP_IO);
1533         }
1534
1535         xm_write16(hw, port, XM_MMU_CMD,
1536                         xm_read16(hw, port, XM_MMU_CMD)
1537                         & ~(XM_MMU_ENA_RX | XM_MMU_ENA_TX));
1538
1539         xm_read16(hw, port, XM_MMU_CMD);
1540 }
1541
1542
1543 static void genesis_get_stats(struct skge_port *skge, u64 *data)
1544 {
1545         struct skge_hw *hw = skge->hw;
1546         int port = skge->port;
1547         int i;
1548         unsigned long timeout = jiffies + HZ;
1549
1550         xm_write16(hw, port,
1551                         XM_STAT_CMD, XM_SC_SNP_TXC | XM_SC_SNP_RXC);
1552
1553         /* wait for update to complete */
1554         while (xm_read16(hw, port, XM_STAT_CMD)
1555                & (XM_SC_SNP_TXC | XM_SC_SNP_RXC)) {
1556                 if (time_after(jiffies, timeout))
1557                         break;
1558                 udelay(10);
1559         }
1560
1561         /* special case for 64 bit octet counter */
1562         data[0] = (u64) xm_read32(hw, port, XM_TXO_OK_HI) << 32
1563                 | xm_read32(hw, port, XM_TXO_OK_LO);
1564         data[1] = (u64) xm_read32(hw, port, XM_RXO_OK_HI) << 32
1565                 | xm_read32(hw, port, XM_RXO_OK_LO);
1566
1567         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
1568                 data[i] = xm_read32(hw, port, skge_stats[i].xmac_offset);
1569 }
1570
1571 static void genesis_mac_intr(struct skge_hw *hw, int port)
1572 {
1573         struct skge_port *skge = netdev_priv(hw->dev[port]);
1574         u16 status = xm_read16(hw, port, XM_ISRC);
1575
1576         if (netif_msg_intr(skge))
1577                 printk(KERN_DEBUG PFX "%s: mac interrupt status 0x%x\n",
1578                        skge->netdev->name, status);
1579
1580         if (hw->phy_type == SK_PHY_XMAC &&
1581             (status & (XM_IS_INP_ASS | XM_IS_LIPA_RC)))
1582                 xm_link_down(hw, port);
1583
1584         if (status & XM_IS_TXF_UR) {
1585                 xm_write32(hw, port, XM_MODE, XM_MD_FTF);
1586                 ++skge->net_stats.tx_fifo_errors;
1587         }
1588         if (status & XM_IS_RXF_OV) {
1589                 xm_write32(hw, port, XM_MODE, XM_MD_FRF);
1590                 ++skge->net_stats.rx_fifo_errors;
1591         }
1592 }
1593
1594 static void genesis_link_up(struct skge_port *skge)
1595 {
1596         struct skge_hw *hw = skge->hw;
1597         int port = skge->port;
1598         u16 cmd, msk;
1599         u32 mode;
1600
1601         cmd = xm_read16(hw, port, XM_MMU_CMD);
1602
1603         /*
1604          * enabling pause frame reception is required for 1000BT
1605          * because the XMAC is not reset if the link is going down
1606          */
1607         if (skge->flow_control == FLOW_MODE_NONE ||
1608             skge->flow_control == FLOW_MODE_LOC_SEND)
1609                 /* Disable Pause Frame Reception */
1610                 cmd |= XM_MMU_IGN_PF;
1611         else
1612                 /* Enable Pause Frame Reception */
1613                 cmd &= ~XM_MMU_IGN_PF;
1614
1615         xm_write16(hw, port, XM_MMU_CMD, cmd);
1616
1617         mode = xm_read32(hw, port, XM_MODE);
1618         if (skge->flow_control == FLOW_MODE_SYMMETRIC ||
1619             skge->flow_control == FLOW_MODE_LOC_SEND) {
1620                 /*
1621                  * Configure Pause Frame Generation
1622                  * Use internal and external Pause Frame Generation.
1623                  * Sending pause frames is edge triggered.
1624                  * Send a Pause frame with the maximum pause time if
1625                  * internal oder external FIFO full condition occurs.
1626                  * Send a zero pause time frame to re-start transmission.
1627                  */
1628                 /* XM_PAUSE_DA = '010000C28001' (default) */
1629                 /* XM_MAC_PTIME = 0xffff (maximum) */
1630                 /* remember this value is defined in big endian (!) */
1631                 xm_write16(hw, port, XM_MAC_PTIME, 0xffff);
1632
1633                 mode |= XM_PAUSE_MODE;
1634                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_ENA_PAUSE);
1635         } else {
1636                 /*
1637                  * disable pause frame generation is required for 1000BT
1638                  * because the XMAC is not reset if the link is going down
1639                  */
1640                 /* Disable Pause Mode in Mode Register */
1641                 mode &= ~XM_PAUSE_MODE;
1642
1643                 skge_write16(hw, SK_REG(port, RX_MFF_CTRL1), MFF_DIS_PAUSE);
1644         }
1645
1646         xm_write32(hw, port, XM_MODE, mode);
1647         msk = XM_DEF_MSK;
1648         if (hw->phy_type != SK_PHY_XMAC)
1649                 msk |= XM_IS_INP_ASS;   /* disable GP0 interrupt bit */
1650
1651         xm_write16(hw, port, XM_IMSK, msk);
1652         xm_read16(hw, port, XM_ISRC);
1653
1654         /* get MMU Command Reg. */
1655         cmd = xm_read16(hw, port, XM_MMU_CMD);
1656         if (hw->phy_type != SK_PHY_XMAC && skge->duplex == DUPLEX_FULL)
1657                 cmd |= XM_MMU_GMII_FD;
1658
1659         /*
1660          * Workaround BCOM Errata (#10523) for all BCom Phys
1661          * Enable Power Management after link up
1662          */
1663         if (hw->phy_type == SK_PHY_BCOM) {
1664                 xm_phy_write(hw, port, PHY_BCOM_AUX_CTRL,
1665                              xm_phy_read(hw, port, PHY_BCOM_AUX_CTRL)
1666                              & ~PHY_B_AC_DIS_PM);
1667                 xm_phy_write(hw, port, PHY_BCOM_INT_MASK, PHY_B_DEF_MSK);
1668         }
1669
1670         /* enable Rx/Tx */
1671         xm_write16(hw, port, XM_MMU_CMD,
1672                         cmd | XM_MMU_ENA_RX | XM_MMU_ENA_TX);
1673         skge_link_up(skge);
1674 }
1675
1676
1677 static inline void bcom_phy_intr(struct skge_port *skge)
1678 {
1679         struct skge_hw *hw = skge->hw;
1680         int port = skge->port;
1681         u16 isrc;
1682
1683         isrc = xm_phy_read(hw, port, PHY_BCOM_INT_STAT);
1684         if (netif_msg_intr(skge))
1685                 printk(KERN_DEBUG PFX "%s: phy interrupt status 0x%x\n",
1686                        skge->netdev->name, isrc);
1687
1688         if (isrc & PHY_B_IS_PSE)
1689                 printk(KERN_ERR PFX "%s: uncorrectable pair swap error\n",
1690                        hw->dev[port]->name);
1691
1692         /* Workaround BCom Errata:
1693          *      enable and disable loopback mode if "NO HCD" occurs.
1694          */
1695         if (isrc & PHY_B_IS_NO_HDCL) {
1696                 u16 ctrl = xm_phy_read(hw, port, PHY_BCOM_CTRL);
1697                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1698                                   ctrl | PHY_CT_LOOP);
1699                 xm_phy_write(hw, port, PHY_BCOM_CTRL,
1700                                   ctrl & ~PHY_CT_LOOP);
1701         }
1702
1703         if (isrc & (PHY_B_IS_AN_PR | PHY_B_IS_LST_CHANGE))
1704                 bcom_check_link(hw, port);
1705
1706 }
1707
1708 static int gm_phy_write(struct skge_hw *hw, int port, u16 reg, u16 val)
1709 {
1710         int i;
1711
1712         gma_write16(hw, port, GM_SMI_DATA, val);
1713         gma_write16(hw, port, GM_SMI_CTRL,
1714                          GM_SMI_CT_PHY_AD(hw->phy_addr) | GM_SMI_CT_REG_AD(reg));
1715         for (i = 0; i < PHY_RETRIES; i++) {
1716                 udelay(1);
1717
1718                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
1719                         return 0;
1720         }
1721
1722         printk(KERN_WARNING PFX "%s: phy write timeout\n",
1723                hw->dev[port]->name);
1724         return -EIO;
1725 }
1726
1727 static int __gm_phy_read(struct skge_hw *hw, int port, u16 reg, u16 *val)
1728 {
1729         int i;
1730
1731         gma_write16(hw, port, GM_SMI_CTRL,
1732                          GM_SMI_CT_PHY_AD(hw->phy_addr)
1733                          | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
1734
1735         for (i = 0; i < PHY_RETRIES; i++) {
1736                 udelay(1);
1737                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL)
1738                         goto ready;
1739         }
1740
1741         return -ETIMEDOUT;
1742  ready:
1743         *val = gma_read16(hw, port, GM_SMI_DATA);
1744         return 0;
1745 }
1746
1747 static u16 gm_phy_read(struct skge_hw *hw, int port, u16 reg)
1748 {
1749         u16 v = 0;
1750         if (__gm_phy_read(hw, port, reg, &v))
1751                 printk(KERN_WARNING PFX "%s: phy read timeout\n",
1752                hw->dev[port]->name);
1753         return v;
1754 }
1755
1756 /* Marvell Phy Initialization */
1757 static void yukon_init(struct skge_hw *hw, int port)
1758 {
1759         struct skge_port *skge = netdev_priv(hw->dev[port]);
1760         u16 ctrl, ct1000, adv;
1761
1762         if (skge->autoneg == AUTONEG_ENABLE) {
1763                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
1764
1765                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
1766                           PHY_M_EC_MAC_S_MSK);
1767                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
1768
1769                 ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
1770
1771                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
1772         }
1773
1774         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
1775         if (skge->autoneg == AUTONEG_DISABLE)
1776                 ctrl &= ~PHY_CT_ANE;
1777
1778         ctrl |= PHY_CT_RESET;
1779         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1780
1781         ctrl = 0;
1782         ct1000 = 0;
1783         adv = PHY_AN_CSMA;
1784
1785         if (skge->autoneg == AUTONEG_ENABLE) {
1786                 if (hw->copper) {
1787                         if (skge->advertising & ADVERTISED_1000baseT_Full)
1788                                 ct1000 |= PHY_M_1000C_AFD;
1789                         if (skge->advertising & ADVERTISED_1000baseT_Half)
1790                                 ct1000 |= PHY_M_1000C_AHD;
1791                         if (skge->advertising & ADVERTISED_100baseT_Full)
1792                                 adv |= PHY_M_AN_100_FD;
1793                         if (skge->advertising & ADVERTISED_100baseT_Half)
1794                                 adv |= PHY_M_AN_100_HD;
1795                         if (skge->advertising & ADVERTISED_10baseT_Full)
1796                                 adv |= PHY_M_AN_10_FD;
1797                         if (skge->advertising & ADVERTISED_10baseT_Half)
1798                                 adv |= PHY_M_AN_10_HD;
1799                 } else  /* special defines for FIBER (88E1011S only) */
1800                         adv |= PHY_M_AN_1000X_AHD | PHY_M_AN_1000X_AFD;
1801
1802                 /* Set Flow-control capabilities */
1803                 adv |= phy_pause_map[skge->flow_control];
1804
1805                 /* Restart Auto-negotiation */
1806                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
1807         } else {
1808                 /* forced speed/duplex settings */
1809                 ct1000 = PHY_M_1000C_MSE;
1810
1811                 if (skge->duplex == DUPLEX_FULL)
1812                         ctrl |= PHY_CT_DUP_MD;
1813
1814                 switch (skge->speed) {
1815                 case SPEED_1000:
1816                         ctrl |= PHY_CT_SP1000;
1817                         break;
1818                 case SPEED_100:
1819                         ctrl |= PHY_CT_SP100;
1820                         break;
1821                 }
1822
1823                 ctrl |= PHY_CT_RESET;
1824         }
1825
1826         gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
1827
1828         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
1829         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
1830
1831         /* Enable phy interrupt on autonegotiation complete (or link up) */
1832         if (skge->autoneg == AUTONEG_ENABLE)
1833                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_MSK);
1834         else
1835                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
1836 }
1837
1838 static void yukon_reset(struct skge_hw *hw, int port)
1839 {
1840         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);/* disable PHY IRQs */
1841         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
1842         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
1843         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
1844         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
1845
1846         gma_write16(hw, port, GM_RX_CTRL,
1847                          gma_read16(hw, port, GM_RX_CTRL)
1848                          | GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
1849 }
1850
1851 /* Apparently, early versions of Yukon-Lite had wrong chip_id? */
1852 static int is_yukon_lite_a0(struct skge_hw *hw)
1853 {
1854         u32 reg;
1855         int ret;
1856
1857         if (hw->chip_id != CHIP_ID_YUKON)
1858                 return 0;
1859
1860         reg = skge_read32(hw, B2_FAR);
1861         skge_write8(hw, B2_FAR + 3, 0xff);
1862         ret = (skge_read8(hw, B2_FAR + 3) != 0);
1863         skge_write32(hw, B2_FAR, reg);
1864         return ret;
1865 }
1866
1867 static void yukon_mac_init(struct skge_hw *hw, int port)
1868 {
1869         struct skge_port *skge = netdev_priv(hw->dev[port]);
1870         int i;
1871         u32 reg;
1872         const u8 *addr = hw->dev[port]->dev_addr;
1873
1874         /* WA code for COMA mode -- set PHY reset */
1875         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1876             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
1877                 reg = skge_read32(hw, B2_GP_IO);
1878                 reg |= GP_DIR_9 | GP_IO_9;
1879                 skge_write32(hw, B2_GP_IO, reg);
1880         }
1881
1882         /* hard reset */
1883         skge_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1884         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1885
1886         /* WA code for COMA mode -- clear PHY reset */
1887         if (hw->chip_id == CHIP_ID_YUKON_LITE &&
1888             hw->chip_rev >= CHIP_REV_YU_LITE_A3) {
1889                 reg = skge_read32(hw, B2_GP_IO);
1890                 reg |= GP_DIR_9;
1891                 reg &= ~GP_IO_9;
1892                 skge_write32(hw, B2_GP_IO, reg);
1893         }
1894
1895         /* Set hardware config mode */
1896         reg = GPC_INT_POL_HI | GPC_DIS_FC | GPC_DIS_SLEEP |
1897                 GPC_ENA_XC | GPC_ANEG_ADV_ALL_M | GPC_ENA_PAUSE;
1898         reg |= hw->copper ? GPC_HWCFG_GMII_COP : GPC_HWCFG_GMII_FIB;
1899
1900         /* Clear GMC reset */
1901         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_SET);
1902         skge_write32(hw, SK_REG(port, GPHY_CTRL), reg | GPC_RST_CLR);
1903         skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON | GMC_RST_CLR);
1904
1905         if (skge->autoneg == AUTONEG_DISABLE) {
1906                 reg = GM_GPCR_AU_ALL_DIS;
1907                 gma_write16(hw, port, GM_GP_CTRL,
1908                                  gma_read16(hw, port, GM_GP_CTRL) | reg);
1909
1910                 switch (skge->speed) {
1911                 case SPEED_1000:
1912                         reg &= ~GM_GPCR_SPEED_100;
1913                         reg |= GM_GPCR_SPEED_1000;
1914                         break;
1915                 case SPEED_100:
1916                         reg &= ~GM_GPCR_SPEED_1000;
1917                         reg |= GM_GPCR_SPEED_100;
1918                         break;
1919                 case SPEED_10:
1920                         reg &= ~(GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100);
1921                         break;
1922                 }
1923
1924                 if (skge->duplex == DUPLEX_FULL)
1925                         reg |= GM_GPCR_DUP_FULL;
1926         } else
1927                 reg = GM_GPCR_SPEED_1000 | GM_GPCR_SPEED_100 | GM_GPCR_DUP_FULL;
1928
1929         switch (skge->flow_control) {
1930         case FLOW_MODE_NONE:
1931                 skge_write32(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1932                 reg |= GM_GPCR_FC_TX_DIS | GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
1933                 break;
1934         case FLOW_MODE_LOC_SEND:
1935                 /* disable Rx flow-control */
1936                 reg |= GM_GPCR_FC_RX_DIS | GM_GPCR_AU_FCT_DIS;
1937         }
1938
1939         gma_write16(hw, port, GM_GP_CTRL, reg);
1940         skge_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
1941
1942         yukon_init(hw, port);
1943
1944         /* MIB clear */
1945         reg = gma_read16(hw, port, GM_PHY_ADDR);
1946         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
1947
1948         for (i = 0; i < GM_MIB_CNT_SIZE; i++)
1949                 gma_read16(hw, port, GM_MIB_CNT_BASE + 8*i);
1950         gma_write16(hw, port, GM_PHY_ADDR, reg);
1951
1952         /* transmit control */
1953         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
1954
1955         /* receive control reg: unicast + multicast + no FCS  */
1956         gma_write16(hw, port, GM_RX_CTRL,
1957                          GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
1958
1959         /* transmit flow control */
1960         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
1961
1962         /* transmit parameter */
1963         gma_write16(hw, port, GM_TX_PARAM,
1964                          TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
1965                          TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
1966                          TX_IPG_JAM_DATA(TX_IPG_JAM_DEF));
1967
1968         /* serial mode register */
1969         reg = GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1970         if (hw->dev[port]->mtu > 1500)
1971                 reg |= GM_SMOD_JUMBO_ENA;
1972
1973         gma_write16(hw, port, GM_SERIAL_MODE, reg);
1974
1975         /* physical address: used for pause frames */
1976         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
1977         /* virtual address for data */
1978         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
1979
1980         /* enable interrupt mask for counter overflows */
1981         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
1982         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
1983         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
1984
1985         /* Initialize Mac Fifo */
1986
1987         /* Configure Rx MAC FIFO */
1988         skge_write16(hw, SK_REG(port, RX_GMF_FL_MSK), RX_FF_FL_DEF_MSK);
1989         reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
1990
1991         /* disable Rx GMAC FIFO Flush for YUKON-Lite Rev. A0 only */
1992         if (is_yukon_lite_a0(hw))
1993                 reg &= ~GMF_RX_F_FL_ON;
1994
1995         skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
1996         skge_write16(hw, SK_REG(port, RX_GMF_CTRL_T), reg);
1997         /*
1998          * because Pause Packet Truncation in GMAC is not working
1999          * we have to increase the Flush Threshold to 64 bytes
2000          * in order to flush pause packets in Rx FIFO on Yukon-1
2001          */
2002         skge_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF+1);
2003
2004         /* Configure Tx MAC FIFO */
2005         skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
2006         skge_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
2007 }
2008
2009 /* Go into power down mode */
2010 static void yukon_suspend(struct skge_hw *hw, int port)
2011 {
2012         u16 ctrl;
2013
2014         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
2015         ctrl |= PHY_M_PC_POL_R_DIS;
2016         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
2017
2018         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
2019         ctrl |= PHY_CT_RESET;
2020         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
2021
2022         /* switch IEEE compatible power down mode on */
2023         ctrl = gm_phy_read(hw, port, PHY_MARV_CTRL);
2024         ctrl |= PHY_CT_PDOWN;
2025         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
2026 }
2027
2028 static void yukon_stop(struct skge_port *skge)
2029 {
2030         struct skge_hw *hw = skge->hw;
2031         int port = skge->port;
2032
2033         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
2034         yukon_reset(hw, port);
2035
2036         gma_write16(hw, port, GM_GP_CTRL,
2037                          gma_read16(hw, port, GM_GP_CTRL)
2038                          & ~(GM_GPCR_TX_ENA|GM_GPCR_RX_ENA));
2039         gma_read16(hw, port, GM_GP_CTRL);
2040
2041         yukon_suspend(hw, port);
2042
2043         /* set GPHY Control reset */
2044         skge_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
2045         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
2046 }
2047
2048 static void yukon_get_stats(struct skge_port *skge, u64 *data)
2049 {
2050         struct skge_hw *hw = skge->hw;
2051         int port = skge->port;
2052         int i;
2053
2054         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
2055                 | gma_read32(hw, port, GM_TXO_OK_LO);
2056         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
2057                 | gma_read32(hw, port, GM_RXO_OK_LO);
2058
2059         for (i = 2; i < ARRAY_SIZE(skge_stats); i++)
2060                 data[i] = gma_read32(hw, port,
2061                                           skge_stats[i].gma_offset);
2062 }
2063
2064 static void yukon_mac_intr(struct skge_hw *hw, int port)
2065 {
2066         struct net_device *dev = hw->dev[port];
2067         struct skge_port *skge = netdev_priv(dev);
2068         u8 status = skge_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2069
2070         if (netif_msg_intr(skge))
2071                 printk(KERN_DEBUG PFX "%s: mac interrupt status 0x%x\n",
2072                        dev->name, status);
2073
2074         if (status & GM_IS_RX_FF_OR) {
2075                 ++skge->net_stats.rx_fifo_errors;
2076                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2077         }
2078
2079         if (status & GM_IS_TX_FF_UR) {
2080                 ++skge->net_stats.tx_fifo_errors;
2081                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2082         }
2083
2084 }
2085
2086 static u16 yukon_speed(const struct skge_hw *hw, u16 aux)
2087 {
2088         switch (aux & PHY_M_PS_SPEED_MSK) {
2089         case PHY_M_PS_SPEED_1000:
2090                 return SPEED_1000;
2091         case PHY_M_PS_SPEED_100:
2092                 return SPEED_100;
2093         default:
2094                 return SPEED_10;
2095         }
2096 }
2097
2098 static void yukon_link_up(struct skge_port *skge)
2099 {
2100         struct skge_hw *hw = skge->hw;
2101         int port = skge->port;
2102         u16 reg;
2103
2104         /* Enable Transmit FIFO Underrun */
2105         skge_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
2106
2107         reg = gma_read16(hw, port, GM_GP_CTRL);
2108         if (skge->duplex == DUPLEX_FULL || skge->autoneg == AUTONEG_ENABLE)
2109                 reg |= GM_GPCR_DUP_FULL;
2110
2111         /* enable Rx/Tx */
2112         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
2113         gma_write16(hw, port, GM_GP_CTRL, reg);
2114
2115         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_DEF_MSK);
2116         skge_link_up(skge);
2117 }
2118
2119 static void yukon_link_down(struct skge_port *skge)
2120 {
2121         struct skge_hw *hw = skge->hw;
2122         int port = skge->port;
2123         u16 ctrl;
2124
2125         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
2126
2127         ctrl = gma_read16(hw, port, GM_GP_CTRL);
2128         ctrl &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
2129         gma_write16(hw, port, GM_GP_CTRL, ctrl);
2130
2131         if (skge->flow_control == FLOW_MODE_REM_SEND) {
2132                 /* restore Asymmetric Pause bit */
2133                 gm_phy_write(hw, port, PHY_MARV_AUNE_ADV,
2134                                   gm_phy_read(hw, port,
2135                                                    PHY_MARV_AUNE_ADV)
2136                                   | PHY_M_AN_ASP);
2137
2138         }
2139
2140         yukon_reset(hw, port);
2141         skge_link_down(skge);
2142
2143         yukon_init(hw, port);
2144 }
2145
2146 static void yukon_phy_intr(struct skge_port *skge)
2147 {
2148         struct skge_hw *hw = skge->hw;
2149         int port = skge->port;
2150         const char *reason = NULL;
2151         u16 istatus, phystat;
2152
2153         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
2154         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
2155
2156         if (netif_msg_intr(skge))
2157                 printk(KERN_DEBUG PFX "%s: phy interrupt status 0x%x 0x%x\n",
2158                        skge->netdev->name, istatus, phystat);
2159
2160         if (istatus & PHY_M_IS_AN_COMPL) {
2161                 if (gm_phy_read(hw, port, PHY_MARV_AUNE_LP)
2162                     & PHY_M_AN_RF) {
2163                         reason = "remote fault";
2164                         goto failed;
2165                 }
2166
2167                 if (gm_phy_read(hw, port, PHY_MARV_1000T_STAT) & PHY_B_1000S_MSF) {
2168                         reason = "master/slave fault";
2169                         goto failed;
2170                 }
2171
2172                 if (!(phystat & PHY_M_PS_SPDUP_RES)) {
2173                         reason = "speed/duplex";
2174                         goto failed;
2175                 }
2176
2177                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP)
2178                         ? DUPLEX_FULL : DUPLEX_HALF;
2179                 skge->speed = yukon_speed(hw, phystat);
2180
2181                 /* We are using IEEE 802.3z/D5.0 Table 37-4 */
2182                 switch (phystat & PHY_M_PS_PAUSE_MSK) {
2183                 case PHY_M_PS_PAUSE_MSK:
2184                         skge->flow_control = FLOW_MODE_SYMMETRIC;
2185                         break;
2186                 case PHY_M_PS_RX_P_EN:
2187                         skge->flow_control = FLOW_MODE_REM_SEND;
2188                         break;
2189                 case PHY_M_PS_TX_P_EN:
2190                         skge->flow_control = FLOW_MODE_LOC_SEND;
2191                         break;
2192                 default:
2193                         skge->flow_control = FLOW_MODE_NONE;
2194                 }
2195
2196                 if (skge->flow_control == FLOW_MODE_NONE ||
2197                     (skge->speed < SPEED_1000 && skge->duplex == DUPLEX_HALF))
2198                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
2199                 else
2200                         skge_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
2201                 yukon_link_up(skge);
2202                 return;
2203         }
2204
2205         if (istatus & PHY_M_IS_LSP_CHANGE)
2206                 skge->speed = yukon_speed(hw, phystat);
2207
2208         if (istatus & PHY_M_IS_DUP_CHANGE)
2209                 skge->duplex = (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
2210         if (istatus & PHY_M_IS_LST_CHANGE) {
2211                 if (phystat & PHY_M_PS_LINK_UP)
2212                         yukon_link_up(skge);
2213                 else
2214                         yukon_link_down(skge);
2215         }
2216         return;
2217  failed:
2218         printk(KERN_ERR PFX "%s: autonegotiation failed (%s)\n",
2219                skge->netdev->name, reason);
2220
2221         /* XXX restart autonegotiation? */
2222 }
2223
2224 static void skge_phy_reset(struct skge_port *skge)
2225 {
2226         struct skge_hw *hw = skge->hw;
2227         int port = skge->port;
2228
2229         netif_stop_queue(skge->netdev);
2230         netif_carrier_off(skge->netdev);
2231
2232         mutex_lock(&hw->phy_mutex);
2233         if (hw->chip_id == CHIP_ID_GENESIS) {
2234                 genesis_reset(hw, port);
2235                 genesis_mac_init(hw, port);
2236         } else {
2237                 yukon_reset(hw, port);
2238                 yukon_init(hw, port);
2239         }
2240         mutex_unlock(&hw->phy_mutex);
2241 }
2242
2243 /* Basic MII support */
2244 static int skge_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
2245 {
2246         struct mii_ioctl_data *data = if_mii(ifr);
2247         struct skge_port *skge = netdev_priv(dev);
2248         struct skge_hw *hw = skge->hw;
2249         int err = -EOPNOTSUPP;
2250
2251         if (!netif_running(dev))
2252                 return -ENODEV; /* Phy still in reset */
2253
2254         switch(cmd) {
2255         case SIOCGMIIPHY:
2256                 data->phy_id = hw->phy_addr;
2257
2258                 /* fallthru */
2259         case SIOCGMIIREG: {
2260                 u16 val = 0;
2261                 mutex_lock(&hw->phy_mutex);
2262                 if (hw->chip_id == CHIP_ID_GENESIS)
2263                         err = __xm_phy_read(hw, skge->port, data->reg_num & 0x1f, &val);
2264                 else
2265                         err = __gm_phy_read(hw, skge->port, data->reg_num & 0x1f, &val);
2266                 mutex_unlock(&hw->phy_mutex);
2267                 data->val_out = val;
2268                 break;
2269         }
2270
2271         case SIOCSMIIREG:
2272                 if (!capable(CAP_NET_ADMIN))
2273                         return -EPERM;
2274
2275                 mutex_lock(&hw->phy_mutex);
2276                 if (hw->chip_id == CHIP_ID_GENESIS)
2277                         err = xm_phy_write(hw, skge->port, data->reg_num & 0x1f,
2278                                    data->val_in);
2279                 else
2280                         err = gm_phy_write(hw, skge->port, data->reg_num & 0x1f,
2281                                    data->val_in);
2282                 mutex_unlock(&hw->phy_mutex);
2283                 break;
2284         }
2285         return err;
2286 }
2287
2288 static void skge_ramset(struct skge_hw *hw, u16 q, u32 start, size_t len)
2289 {
2290         u32 end;
2291
2292         start /= 8;
2293         len /= 8;
2294         end = start + len - 1;
2295
2296         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
2297         skge_write32(hw, RB_ADDR(q, RB_START), start);
2298         skge_write32(hw, RB_ADDR(q, RB_WP), start);
2299         skge_write32(hw, RB_ADDR(q, RB_RP), start);
2300         skge_write32(hw, RB_ADDR(q, RB_END), end);
2301
2302         if (q == Q_R1 || q == Q_R2) {
2303                 /* Set thresholds on receive queue's */
2304                 skge_write32(hw, RB_ADDR(q, RB_RX_UTPP),
2305                              start + (2*len)/3);
2306                 skge_write32(hw, RB_ADDR(q, RB_RX_LTPP),
2307                              start + (len/3));
2308         } else {
2309                 /* Enable store & forward on Tx queue's because
2310                  * Tx FIFO is only 4K on Genesis and 1K on Yukon
2311                  */
2312                 skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
2313         }
2314
2315         skge_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
2316 }
2317
2318 /* Setup Bus Memory Interface */
2319 static void skge_qset(struct skge_port *skge, u16 q,
2320                       const struct skge_element *e)
2321 {
2322         struct skge_hw *hw = skge->hw;
2323         u32 watermark = 0x600;
2324         u64 base = skge->dma + (e->desc - skge->mem);
2325
2326         /* optimization to reduce window on 32bit/33mhz */
2327         if ((skge_read16(hw, B0_CTST) & (CS_BUS_CLOCK | CS_BUS_SLOT_SZ)) == 0)
2328                 watermark /= 2;
2329
2330         skge_write32(hw, Q_ADDR(q, Q_CSR), CSR_CLR_RESET);
2331         skge_write32(hw, Q_ADDR(q, Q_F), watermark);
2332         skge_write32(hw, Q_ADDR(q, Q_DA_H), (u32)(base >> 32));
2333         skge_write32(hw, Q_ADDR(q, Q_DA_L), (u32)base);
2334 }
2335
2336 static int skge_up(struct net_device *dev)
2337 {
2338         struct skge_port *skge = netdev_priv(dev);
2339         struct skge_hw *hw = skge->hw;
2340         int port = skge->port;
2341         u32 chunk, ram_addr;
2342         size_t rx_size, tx_size;
2343         int err;
2344
2345         if (netif_msg_ifup(skge))
2346                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
2347
2348         if (dev->mtu > RX_BUF_SIZE)
2349                 skge->rx_buf_size = dev->mtu + ETH_HLEN;
2350         else
2351                 skge->rx_buf_size = RX_BUF_SIZE;
2352
2353
2354         rx_size = skge->rx_ring.count * sizeof(struct skge_rx_desc);
2355         tx_size = skge->tx_ring.count * sizeof(struct skge_tx_desc);
2356         skge->mem_size = tx_size + rx_size;
2357         skge->mem = pci_alloc_consistent(hw->pdev, skge->mem_size, &skge->dma);
2358         if (!skge->mem)
2359                 return -ENOMEM;
2360
2361         BUG_ON(skge->dma & 7);
2362
2363         if ((u64)skge->dma >> 32 != ((u64) skge->dma + skge->mem_size) >> 32) {
2364                 printk(KERN_ERR PFX "pci_alloc_consistent region crosses 4G boundary\n");
2365                 err = -EINVAL;
2366                 goto free_pci_mem;
2367         }
2368
2369         memset(skge->mem, 0, skge->mem_size);
2370
2371         err = skge_ring_alloc(&skge->rx_ring, skge->mem, skge->dma);
2372         if (err)
2373                 goto free_pci_mem;
2374
2375         err = skge_rx_fill(dev);
2376         if (err)
2377                 goto free_rx_ring;
2378
2379         err = skge_ring_alloc(&skge->tx_ring, skge->mem + rx_size,
2380                               skge->dma + rx_size);
2381         if (err)
2382                 goto free_rx_ring;
2383
2384         /* Initialize MAC */
2385         mutex_lock(&hw->phy_mutex);
2386         if (hw->chip_id == CHIP_ID_GENESIS)
2387                 genesis_mac_init(hw, port);
2388         else
2389                 yukon_mac_init(hw, port);
2390         mutex_unlock(&hw->phy_mutex);
2391
2392         /* Configure RAMbuffers */
2393         chunk = hw->ram_size / ((hw->ports + 1)*2);
2394         ram_addr = hw->ram_offset + 2 * chunk * port;
2395
2396         skge_ramset(hw, rxqaddr[port], ram_addr, chunk);
2397         skge_qset(skge, rxqaddr[port], skge->rx_ring.to_clean);
2398
2399         BUG_ON(skge->tx_ring.to_use != skge->tx_ring.to_clean);
2400         skge_ramset(hw, txqaddr[port], ram_addr+chunk, chunk);
2401         skge_qset(skge, txqaddr[port], skge->tx_ring.to_use);
2402
2403         /* Start receiver BMU */
2404         wmb();
2405         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_START | CSR_IRQ_CL_F);
2406         skge_led(skge, LED_MODE_ON);
2407
2408         netif_poll_enable(dev);
2409         return 0;
2410
2411  free_rx_ring:
2412         skge_rx_clean(skge);
2413         kfree(skge->rx_ring.start);
2414  free_pci_mem:
2415         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2416         skge->mem = NULL;
2417
2418         return err;
2419 }
2420
2421 static int skge_down(struct net_device *dev)
2422 {
2423         struct skge_port *skge = netdev_priv(dev);
2424         struct skge_hw *hw = skge->hw;
2425         int port = skge->port;
2426
2427         if (skge->mem == NULL)
2428                 return 0;
2429
2430         if (netif_msg_ifdown(skge))
2431                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
2432
2433         netif_stop_queue(dev);
2434         if (hw->chip_id == CHIP_ID_GENESIS && hw->phy_type == SK_PHY_XMAC)
2435                 cancel_rearming_delayed_work(&skge->link_thread);
2436
2437         skge_write8(skge->hw, SK_REG(skge->port, LNK_LED_REG), LED_OFF);
2438         if (hw->chip_id == CHIP_ID_GENESIS)
2439                 genesis_stop(skge);
2440         else
2441                 yukon_stop(skge);
2442
2443         /* Stop transmitter */
2444         skge_write8(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_STOP);
2445         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
2446                      RB_RST_SET|RB_DIS_OP_MD);
2447
2448
2449         /* Disable Force Sync bit and Enable Alloc bit */
2450         skge_write8(hw, SK_REG(port, TXA_CTRL),
2451                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
2452
2453         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
2454         skge_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
2455         skge_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
2456
2457         /* Reset PCI FIFO */
2458         skge_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), CSR_SET_RESET);
2459         skge_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
2460
2461         /* Reset the RAM Buffer async Tx queue */
2462         skge_write8(hw, RB_ADDR(port == 0 ? Q_XA1 : Q_XA2, RB_CTRL), RB_RST_SET);
2463         /* stop receiver */
2464         skge_write8(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_STOP);
2465         skge_write32(hw, RB_ADDR(port ? Q_R2 : Q_R1, RB_CTRL),
2466                      RB_RST_SET|RB_DIS_OP_MD);
2467         skge_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), CSR_SET_RESET);
2468
2469         if (hw->chip_id == CHIP_ID_GENESIS) {
2470                 skge_write8(hw, SK_REG(port, TX_MFF_CTRL2), MFF_RST_SET);
2471                 skge_write8(hw, SK_REG(port, RX_MFF_CTRL2), MFF_RST_SET);
2472         } else {
2473                 skge_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
2474                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
2475         }
2476
2477         skge_led(skge, LED_MODE_OFF);
2478
2479         netif_poll_disable(dev);
2480         skge_tx_clean(dev);
2481         skge_rx_clean(skge);
2482
2483         kfree(skge->rx_ring.start);
2484         kfree(skge->tx_ring.start);
2485         pci_free_consistent(hw->pdev, skge->mem_size, skge->mem, skge->dma);
2486         skge->mem = NULL;
2487         return 0;
2488 }
2489
2490 static inline int skge_avail(const struct skge_ring *ring)
2491 {
2492         return ((ring->to_clean > ring->to_use) ? 0 : ring->count)
2493                 + (ring->to_clean - ring->to_use) - 1;
2494 }
2495
2496 static int skge_xmit_frame(struct sk_buff *skb, struct net_device *dev)
2497 {
2498         struct skge_port *skge = netdev_priv(dev);
2499         struct skge_hw *hw = skge->hw;
2500         struct skge_element *e;
2501         struct skge_tx_desc *td;
2502         int i;
2503         u32 control, len;
2504         u64 map;
2505
2506         if (skb_padto(skb, ETH_ZLEN))
2507                 return NETDEV_TX_OK;
2508
2509         if (unlikely(skge_avail(&skge->tx_ring) < skb_shinfo(skb)->nr_frags + 1))
2510                 return NETDEV_TX_BUSY;
2511
2512         e = skge->tx_ring.to_use;
2513         td = e->desc;
2514         BUG_ON(td->control & BMU_OWN);
2515         e->skb = skb;
2516         len = skb_headlen(skb);
2517         map = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
2518         pci_unmap_addr_set(e, mapaddr, map);
2519         pci_unmap_len_set(e, maplen, len);
2520
2521         td->dma_lo = map;
2522         td->dma_hi = map >> 32;
2523
2524         if (skb->ip_summed == CHECKSUM_PARTIAL) {
2525                 int offset = skb->h.raw - skb->data;
2526
2527                 /* This seems backwards, but it is what the sk98lin
2528                  * does.  Looks like hardware is wrong?
2529                  */
2530                 if (skb->h.ipiph->protocol == IPPROTO_UDP
2531                     && hw->chip_rev == 0 && hw->chip_id == CHIP_ID_YUKON)
2532                         control = BMU_TCP_CHECK;
2533                 else
2534                         control = BMU_UDP_CHECK;
2535
2536                 td->csum_offs = 0;
2537                 td->csum_start = offset;
2538                 td->csum_write = offset + skb->csum;
2539         } else
2540                 control = BMU_CHECK;
2541
2542         if (!skb_shinfo(skb)->nr_frags) /* single buffer i.e. no fragments */
2543                 control |= BMU_EOF| BMU_IRQ_EOF;
2544         else {
2545                 struct skge_tx_desc *tf = td;
2546
2547                 control |= BMU_STFWD;
2548                 for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
2549                         skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2550
2551                         map = pci_map_page(hw->pdev, frag->page, frag->page_offset,
2552                                            frag->size, PCI_DMA_TODEVICE);
2553
2554                         e = e->next;
2555                         e->skb = skb;
2556                         tf = e->desc;
2557                         BUG_ON(tf->control & BMU_OWN);
2558
2559                         tf->dma_lo = map;
2560                         tf->dma_hi = (u64) map >> 32;
2561                         pci_unmap_addr_set(e, mapaddr, map);
2562                         pci_unmap_len_set(e, maplen, frag->size);
2563
2564                         tf->control = BMU_OWN | BMU_SW | control | frag->size;
2565                 }
2566                 tf->control |= BMU_EOF | BMU_IRQ_EOF;
2567         }
2568         /* Make sure all the descriptors written */
2569         wmb();
2570         td->control = BMU_OWN | BMU_SW | BMU_STF | control | len;
2571         wmb();
2572
2573         skge_write8(hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_START);
2574
2575         if (unlikely(netif_msg_tx_queued(skge)))
2576                 printk(KERN_DEBUG "%s: tx queued, slot %td, len %d\n",
2577                        dev->name, e - skge->tx_ring.start, skb->len);
2578
2579         skge->tx_ring.to_use = e->next;
2580         if (skge_avail(&skge->tx_ring) <= TX_LOW_WATER) {
2581                 pr_debug("%s: transmit queue full\n", dev->name);
2582                 netif_stop_queue(dev);
2583         }
2584
2585         dev->trans_start = jiffies;
2586
2587         return NETDEV_TX_OK;
2588 }
2589
2590
2591 /* Free resources associated with this reing element */
2592 static void skge_tx_free(struct skge_port *skge, struct skge_element *e,
2593                          u32 control)
2594 {
2595         struct pci_dev *pdev = skge->hw->pdev;
2596
2597         BUG_ON(!e->skb);
2598
2599         /* skb header vs. fragment */
2600         if (control & BMU_STF)
2601                 pci_unmap_single(pdev, pci_unmap_addr(e, mapaddr),
2602                                  pci_unmap_len(e, maplen),
2603                                  PCI_DMA_TODEVICE);
2604         else
2605                 pci_unmap_page(pdev, pci_unmap_addr(e, mapaddr),
2606                                pci_unmap_len(e, maplen),
2607                                PCI_DMA_TODEVICE);
2608
2609         if (control & BMU_EOF) {
2610                 if (unlikely(netif_msg_tx_done(skge)))
2611                         printk(KERN_DEBUG PFX "%s: tx done slot %td\n",
2612                                skge->netdev->name, e - skge->tx_ring.start);
2613
2614                 dev_kfree_skb(e->skb);
2615         }
2616         e->skb = NULL;
2617 }
2618
2619 /* Free all buffers in transmit ring */
2620 static void skge_tx_clean(struct net_device *dev)
2621 {
2622         struct skge_port *skge = netdev_priv(dev);
2623         struct skge_element *e;
2624
2625         netif_tx_lock_bh(dev);
2626         for (e = skge->tx_ring.to_clean; e != skge->tx_ring.to_use; e = e->next) {
2627                 struct skge_tx_desc *td = e->desc;
2628                 skge_tx_free(skge, e, td->control);
2629                 td->control = 0;
2630         }
2631
2632         skge->tx_ring.to_clean = e;
2633         netif_wake_queue(dev);
2634         netif_tx_unlock_bh(dev);
2635 }
2636
2637 static void skge_tx_timeout(struct net_device *dev)
2638 {
2639         struct skge_port *skge = netdev_priv(dev);
2640
2641         if (netif_msg_timer(skge))
2642                 printk(KERN_DEBUG PFX "%s: tx timeout\n", dev->name);
2643
2644         skge_write8(skge->hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_STOP);
2645         skge_tx_clean(dev);
2646 }
2647
2648 static int skge_change_mtu(struct net_device *dev, int new_mtu)
2649 {
2650         int err;
2651
2652         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
2653                 return -EINVAL;
2654
2655         if (!netif_running(dev)) {
2656                 dev->mtu = new_mtu;
2657                 return 0;
2658         }
2659
2660         skge_down(dev);
2661
2662         dev->mtu = new_mtu;
2663
2664         err = skge_up(dev);
2665         if (err)
2666                 dev_close(dev);
2667
2668         return err;
2669 }
2670
2671 static void genesis_set_multicast(struct net_device *dev)
2672 {
2673         struct skge_port *skge = netdev_priv(dev);
2674         struct skge_hw *hw = skge->hw;
2675         int port = skge->port;
2676         int i, count = dev->mc_count;
2677         struct dev_mc_list *list = dev->mc_list;
2678         u32 mode;
2679         u8 filter[8];
2680
2681         mode = xm_read32(hw, port, XM_MODE);
2682         mode |= XM_MD_ENA_HASH;
2683         if (dev->flags & IFF_PROMISC)
2684                 mode |= XM_MD_ENA_PROM;
2685         else
2686                 mode &= ~XM_MD_ENA_PROM;
2687
2688         if (dev->flags & IFF_ALLMULTI)
2689                 memset(filter, 0xff, sizeof(filter));
2690         else {
2691                 memset(filter, 0, sizeof(filter));
2692                 for (i = 0; list && i < count; i++, list = list->next) {
2693                         u32 crc, bit;
2694                         crc = ether_crc_le(ETH_ALEN, list->dmi_addr);
2695                         bit = ~crc & 0x3f;
2696                         filter[bit/8] |= 1 << (bit%8);
2697                 }
2698         }
2699
2700         xm_write32(hw, port, XM_MODE, mode);
2701         xm_outhash(hw, port, XM_HSM, filter);
2702 }
2703
2704 static void yukon_set_multicast(struct net_device *dev)
2705 {
2706         struct skge_port *skge = netdev_priv(dev);
2707         struct skge_hw *hw = skge->hw;
2708         int port = skge->port;
2709         struct dev_mc_list *list = dev->mc_list;
2710         u16 reg;
2711         u8 filter[8];
2712
2713         memset(filter, 0, sizeof(filter));
2714
2715         reg = gma_read16(hw, port, GM_RX_CTRL);
2716         reg |= GM_RXCR_UCF_ENA;
2717
2718         if (dev->flags & IFF_PROMISC)           /* promiscuous */
2719                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
2720         else if (dev->flags & IFF_ALLMULTI)     /* all multicast */
2721                 memset(filter, 0xff, sizeof(filter));
2722         else if (dev->mc_count == 0)            /* no multicast */
2723                 reg &= ~GM_RXCR_MCF_ENA;
2724         else {
2725                 int i;
2726                 reg |= GM_RXCR_MCF_ENA;
2727
2728                 for (i = 0; list && i < dev->mc_count; i++, list = list->next) {
2729                         u32 bit = ether_crc(ETH_ALEN, list->dmi_addr) & 0x3f;
2730                         filter[bit/8] |= 1 << (bit%8);
2731                 }
2732         }
2733
2734
2735         gma_write16(hw, port, GM_MC_ADDR_H1,
2736                          (u16)filter[0] | ((u16)filter[1] << 8));
2737         gma_write16(hw, port, GM_MC_ADDR_H2,
2738                          (u16)filter[2] | ((u16)filter[3] << 8));
2739         gma_write16(hw, port, GM_MC_ADDR_H3,
2740                          (u16)filter[4] | ((u16)filter[5] << 8));
2741         gma_write16(hw, port, GM_MC_ADDR_H4,
2742                          (u16)filter[6] | ((u16)filter[7] << 8));
2743
2744         gma_write16(hw, port, GM_RX_CTRL, reg);
2745 }
2746
2747 static inline u16 phy_length(const struct skge_hw *hw, u32 status)
2748 {
2749         if (hw->chip_id == CHIP_ID_GENESIS)
2750                 return status >> XMR_FS_LEN_SHIFT;
2751         else
2752                 return status >> GMR_FS_LEN_SHIFT;
2753 }
2754
2755 static inline int bad_phy_status(const struct skge_hw *hw, u32 status)
2756 {
2757         if (hw->chip_id == CHIP_ID_GENESIS)
2758                 return (status & (XMR_FS_ERR | XMR_FS_2L_VLAN)) != 0;
2759         else
2760                 return (status & GMR_FS_ANY_ERR) ||
2761                         (status & GMR_FS_RX_OK) == 0;
2762 }
2763
2764
2765 /* Get receive buffer from descriptor.
2766  * Handles copy of small buffers and reallocation failures
2767  */
2768 static struct sk_buff *skge_rx_get(struct net_device *dev,
2769                                    struct skge_element *e,
2770                                    u32 control, u32 status, u16 csum)
2771 {
2772         struct skge_port *skge = netdev_priv(dev);
2773         struct sk_buff *skb;
2774         u16 len = control & BMU_BBC;
2775
2776         if (unlikely(netif_msg_rx_status(skge)))
2777                 printk(KERN_DEBUG PFX "%s: rx slot %td status 0x%x len %d\n",
2778                        dev->name, e - skge->rx_ring.start,
2779                        status, len);
2780
2781         if (len > skge->rx_buf_size)
2782                 goto error;
2783
2784         if ((control & (BMU_EOF|BMU_STF)) != (BMU_STF|BMU_EOF))
2785                 goto error;
2786
2787         if (bad_phy_status(skge->hw, status))
2788                 goto error;
2789
2790         if (phy_length(skge->hw, status) != len)
2791                 goto error;
2792
2793         if (len < RX_COPY_THRESHOLD) {
2794                 skb = netdev_alloc_skb(dev, len + 2);
2795                 if (!skb)
2796                         goto resubmit;
2797
2798                 skb_reserve(skb, 2);
2799                 pci_dma_sync_single_for_cpu(skge->hw->pdev,
2800                                             pci_unmap_addr(e, mapaddr),
2801                                             len, PCI_DMA_FROMDEVICE);
2802                 memcpy(skb->data, e->skb->data, len);
2803                 pci_dma_sync_single_for_device(skge->hw->pdev,
2804                                                pci_unmap_addr(e, mapaddr),
2805                                                len, PCI_DMA_FROMDEVICE);
2806                 skge_rx_reuse(e, skge->rx_buf_size);
2807         } else {
2808                 struct sk_buff *nskb;
2809                 nskb = netdev_alloc_skb(dev, skge->rx_buf_size + NET_IP_ALIGN);
2810                 if (!nskb)
2811                         goto resubmit;
2812
2813                 skb_reserve(nskb, NET_IP_ALIGN);
2814                 pci_unmap_single(skge->hw->pdev,
2815                                  pci_unmap_addr(e, mapaddr),
2816                                  pci_unmap_len(e, maplen),
2817                                  PCI_DMA_FROMDEVICE);
2818                 skb = e->skb;
2819                 prefetch(skb->data);
2820                 skge_rx_setup(skge, e, nskb, skge->rx_buf_size);
2821         }
2822
2823         skb_put(skb, len);
2824         if (skge->rx_csum) {
2825                 skb->csum = csum;
2826                 skb->ip_summed = CHECKSUM_COMPLETE;
2827         }
2828
2829         skb->protocol = eth_type_trans(skb, dev);
2830
2831         return skb;
2832 error:
2833
2834         if (netif_msg_rx_err(skge))
2835                 printk(KERN_DEBUG PFX "%s: rx err, slot %td control 0x%x status 0x%x\n",
2836                        dev->name, e - skge->rx_ring.start,
2837                        control, status);
2838
2839         if (skge->hw->chip_id == CHIP_ID_GENESIS) {
2840                 if (status & (XMR_FS_RUNT|XMR_FS_LNG_ERR))
2841                         skge->net_stats.rx_length_errors++;
2842                 if (status & XMR_FS_FRA_ERR)
2843                         skge->net_stats.rx_frame_errors++;
2844                 if (status & XMR_FS_FCS_ERR)
2845                         skge->net_stats.rx_crc_errors++;
2846         } else {
2847                 if (status & (GMR_FS_LONG_ERR|GMR_FS_UN_SIZE))
2848                         skge->net_stats.rx_length_errors++;
2849                 if (status & GMR_FS_FRAGMENT)
2850                         skge->net_stats.rx_frame_errors++;
2851                 if (status & GMR_FS_CRC_ERR)
2852                         skge->net_stats.rx_crc_errors++;
2853         }
2854
2855 resubmit:
2856         skge_rx_reuse(e, skge->rx_buf_size);
2857         return NULL;
2858 }
2859
2860 /* Free all buffers in Tx ring which are no longer owned by device */
2861 static void skge_tx_done(struct net_device *dev)
2862 {
2863         struct skge_port *skge = netdev_priv(dev);
2864         struct skge_ring *ring = &skge->tx_ring;
2865         struct skge_element *e;
2866
2867         skge_write8(skge->hw, Q_ADDR(txqaddr[skge->port], Q_CSR), CSR_IRQ_CL_F);
2868
2869         netif_tx_lock(dev);
2870         for (e = ring->to_clean; e != ring->to_use; e = e->next) {
2871                 struct skge_tx_desc *td = e->desc;
2872
2873                 if (td->control & BMU_OWN)
2874                         break;
2875
2876                 skge_tx_free(skge, e, td->control);
2877         }
2878         skge->tx_ring.to_clean = e;
2879
2880         if (skge_avail(&skge->tx_ring) > TX_LOW_WATER)
2881                 netif_wake_queue(dev);
2882
2883         netif_tx_unlock(dev);
2884 }
2885
2886 static int skge_poll(struct net_device *dev, int *budget)
2887 {
2888         struct skge_port *skge = netdev_priv(dev);
2889         struct skge_hw *hw = skge->hw;
2890         struct skge_ring *ring = &skge->rx_ring;
2891         struct skge_element *e;
2892         int to_do = min(dev->quota, *budget);
2893         int work_done = 0;
2894
2895         skge_tx_done(dev);
2896
2897         skge_write8(hw, Q_ADDR(rxqaddr[skge->port], Q_CSR), CSR_IRQ_CL_F);
2898
2899         for (e = ring->to_clean; prefetch(e->next), work_done < to_do; e = e->next) {
2900                 struct skge_rx_desc *rd = e->desc;
2901                 struct sk_buff *skb;
2902                 u32 control;
2903
2904                 rmb();
2905                 control = rd->control;
2906                 if (control & BMU_OWN)
2907                         break;
2908
2909                 skb = skge_rx_get(dev, e, control, rd->status, rd->csum2);
2910                 if (likely(skb)) {
2911                         dev->last_rx = jiffies;
2912                         netif_receive_skb(skb);
2913
2914                         ++work_done;
2915                 }
2916         }
2917         ring->to_clean = e;
2918
2919         /* restart receiver */
2920         wmb();
2921         skge_write8(hw, Q_ADDR(rxqaddr[skge->port], Q_CSR), CSR_START);
2922
2923         *budget -= work_done;
2924         dev->quota -= work_done;
2925
2926         if (work_done >=  to_do)
2927                 return 1; /* not done */
2928
2929         spin_lock_irq(&hw->hw_lock);
2930         __netif_rx_complete(dev);
2931         hw->intr_mask |= irqmask[skge->port];
2932         skge_write32(hw, B0_IMSK, hw->intr_mask);
2933         skge_read32(hw, B0_IMSK);
2934         spin_unlock_irq(&hw->hw_lock);
2935
2936         return 0;
2937 }
2938
2939 /* Parity errors seem to happen when Genesis is connected to a switch
2940  * with no other ports present. Heartbeat error??
2941  */
2942 static void skge_mac_parity(struct skge_hw *hw, int port)
2943 {
2944         struct net_device *dev = hw->dev[port];
2945
2946         if (dev) {
2947                 struct skge_port *skge = netdev_priv(dev);
2948                 ++skge->net_stats.tx_heartbeat_errors;
2949         }
2950
2951         if (hw->chip_id == CHIP_ID_GENESIS)
2952                 skge_write16(hw, SK_REG(port, TX_MFF_CTRL1),
2953                              MFF_CLR_PERR);
2954         else
2955                 /* HW-Bug #8: cleared by GMF_CLI_TX_FC instead of GMF_CLI_TX_PE */
2956                 skge_write8(hw, SK_REG(port, TX_GMF_CTRL_T),
2957                             (hw->chip_id == CHIP_ID_YUKON && hw->chip_rev == 0)
2958                             ? GMF_CLI_TX_FC : GMF_CLI_TX_PE);
2959 }
2960
2961 static void skge_mac_intr(struct skge_hw *hw, int port)
2962 {
2963         if (hw->chip_id == CHIP_ID_GENESIS)
2964                 genesis_mac_intr(hw, port);
2965         else
2966                 yukon_mac_intr(hw, port);
2967 }
2968
2969 /* Handle device specific framing and timeout interrupts */
2970 static void skge_error_irq(struct skge_hw *hw)
2971 {
2972         u32 hwstatus = skge_read32(hw, B0_HWE_ISRC);
2973
2974         if (hw->chip_id == CHIP_ID_GENESIS) {
2975                 /* clear xmac errors */
2976                 if (hwstatus & (IS_NO_STAT_M1|IS_NO_TIST_M1))
2977                         skge_write16(hw, RX_MFF_CTRL1, MFF_CLR_INSTAT);
2978                 if (hwstatus & (IS_NO_STAT_M2|IS_NO_TIST_M2))
2979                         skge_write16(hw, RX_MFF_CTRL2, MFF_CLR_INSTAT);
2980         } else {
2981                 /* Timestamp (unused) overflow */
2982                 if (hwstatus & IS_IRQ_TIST_OV)
2983                         skge_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2984         }
2985
2986         if (hwstatus & IS_RAM_RD_PAR) {
2987                 printk(KERN_ERR PFX "Ram read data parity error\n");
2988                 skge_write16(hw, B3_RI_CTRL, RI_CLR_RD_PERR);
2989         }
2990
2991         if (hwstatus & IS_RAM_WR_PAR) {
2992                 printk(KERN_ERR PFX "Ram write data parity error\n");
2993                 skge_write16(hw, B3_RI_CTRL, RI_CLR_WR_PERR);
2994         }
2995
2996         if (hwstatus & IS_M1_PAR_ERR)
2997                 skge_mac_parity(hw, 0);
2998
2999         if (hwstatus & IS_M2_PAR_ERR)
3000                 skge_mac_parity(hw, 1);
3001
3002         if (hwstatus & IS_R1_PAR_ERR) {
3003                 printk(KERN_ERR PFX "%s: receive queue parity error\n",
3004                        hw->dev[0]->name);
3005                 skge_write32(hw, B0_R1_CSR, CSR_IRQ_CL_P);
3006         }
3007
3008         if (hwstatus & IS_R2_PAR_ERR) {
3009                 printk(KERN_ERR PFX "%s: receive queue parity error\n",
3010                        hw->dev[1]->name);
3011                 skge_write32(hw, B0_R2_CSR, CSR_IRQ_CL_P);
3012         }
3013
3014         if (hwstatus & (IS_IRQ_MST_ERR|IS_IRQ_STAT)) {
3015                 u16 pci_status, pci_cmd;
3016
3017                 pci_read_config_word(hw->pdev, PCI_COMMAND, &pci_cmd);
3018                 pci_read_config_word(hw->pdev, PCI_STATUS, &pci_status);
3019
3020                 printk(KERN_ERR PFX "%s: PCI error cmd=%#x status=%#x\n",
3021                                pci_name(hw->pdev), pci_cmd, pci_status);
3022
3023                 /* Write the error bits back to clear them. */
3024                 pci_status &= PCI_STATUS_ERROR_BITS;
3025                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3026                 pci_write_config_word(hw->pdev, PCI_COMMAND,
3027                                       pci_cmd | PCI_COMMAND_SERR | PCI_COMMAND_PARITY);
3028                 pci_write_config_word(hw->pdev, PCI_STATUS, pci_status);
3029                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3030
3031                 /* if error still set then just ignore it */
3032                 hwstatus = skge_read32(hw, B0_HWE_ISRC);
3033                 if (hwstatus & IS_IRQ_STAT) {
3034                         printk(KERN_INFO PFX "unable to clear error (so ignoring them)\n");
3035                         hw->intr_mask &= ~IS_HW_ERR;
3036                 }
3037         }
3038 }
3039
3040 /*
3041  * Interrupt from PHY are handled in work queue
3042  * because accessing phy registers requires spin wait which might
3043  * cause excess interrupt latency.
3044  */
3045 static void skge_extirq(void *arg)
3046 {
3047         struct skge_hw *hw = arg;
3048         int port;
3049
3050         mutex_lock(&hw->phy_mutex);
3051         for (port = 0; port < hw->ports; port++) {
3052                 struct net_device *dev = hw->dev[port];
3053                 struct skge_port *skge = netdev_priv(dev);
3054
3055                 if (netif_running(dev)) {
3056                         if (hw->chip_id != CHIP_ID_GENESIS)
3057                                 yukon_phy_intr(skge);
3058                         else if (hw->phy_type == SK_PHY_BCOM)
3059                                 bcom_phy_intr(skge);
3060                 }
3061         }
3062         mutex_unlock(&hw->phy_mutex);
3063
3064         spin_lock_irq(&hw->hw_lock);
3065         hw->intr_mask |= IS_EXT_REG;
3066         skge_write32(hw, B0_IMSK, hw->intr_mask);
3067         skge_read32(hw, B0_IMSK);
3068         spin_unlock_irq(&hw->hw_lock);
3069 }
3070
3071 static irqreturn_t skge_intr(int irq, void *dev_id)
3072 {
3073         struct skge_hw *hw = dev_id;
3074         u32 status;
3075         int handled = 0;
3076
3077         spin_lock(&hw->hw_lock);
3078         /* Reading this register masks IRQ */
3079         status = skge_read32(hw, B0_SP_ISRC);
3080         if (status == 0 || status == ~0)
3081                 goto out;
3082
3083         handled = 1;
3084         status &= hw->intr_mask;
3085         if (status & IS_EXT_REG) {
3086                 hw->intr_mask &= ~IS_EXT_REG;
3087                 schedule_work(&hw->phy_work);
3088         }
3089
3090         if (status & (IS_XA1_F|IS_R1_F)) {
3091                 hw->intr_mask &= ~(IS_XA1_F|IS_R1_F);
3092                 netif_rx_schedule(hw->dev[0]);
3093         }
3094
3095         if (status & IS_PA_TO_TX1)
3096                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_TX1);
3097
3098         if (status & IS_PA_TO_RX1) {
3099                 struct skge_port *skge = netdev_priv(hw->dev[0]);
3100
3101                 ++skge->net_stats.rx_over_errors;
3102                 skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_RX1);
3103         }
3104
3105
3106         if (status & IS_MAC1)
3107                 skge_mac_intr(hw, 0);
3108
3109         if (hw->dev[1]) {
3110                 if (status & (IS_XA2_F|IS_R2_F)) {
3111                         hw->intr_mask &= ~(IS_XA2_F|IS_R2_F);
3112                         netif_rx_schedule(hw->dev[1]);
3113                 }
3114
3115                 if (status & IS_PA_TO_RX2) {
3116                         struct skge_port *skge = netdev_priv(hw->dev[1]);
3117                         ++skge->net_stats.rx_over_errors;
3118                         skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_RX2);
3119                 }
3120
3121                 if (status & IS_PA_TO_TX2)
3122                         skge_write16(hw, B3_PA_CTRL, PA_CLR_TO_TX2);
3123
3124                 if (status & IS_MAC2)
3125                         skge_mac_intr(hw, 1);
3126         }
3127
3128         if (status & IS_HW_ERR)
3129                 skge_error_irq(hw);
3130
3131         skge_write32(hw, B0_IMSK, hw->intr_mask);
3132         skge_read32(hw, B0_IMSK);
3133 out:
3134         spin_unlock(&hw->hw_lock);
3135
3136         return IRQ_RETVAL(handled);
3137 }
3138
3139 #ifdef CONFIG_NET_POLL_CONTROLLER
3140 static void skge_netpoll(struct net_device *dev)
3141 {
3142         struct skge_port *skge = netdev_priv(dev);
3143
3144         disable_irq(dev->irq);
3145         skge_intr(dev->irq, skge->hw);
3146         enable_irq(dev->irq);
3147 }
3148 #endif
3149
3150 static int skge_set_mac_address(struct net_device *dev, void *p)
3151 {
3152         struct skge_port *skge = netdev_priv(dev);
3153         struct skge_hw *hw = skge->hw;
3154         unsigned port = skge->port;
3155         const struct sockaddr *addr = p;
3156
3157         if (!is_valid_ether_addr(addr->sa_data))
3158                 return -EADDRNOTAVAIL;
3159
3160         mutex_lock(&hw->phy_mutex);
3161         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3162         memcpy_toio(hw->regs + B2_MAC_1 + port*8,
3163                     dev->dev_addr, ETH_ALEN);
3164         memcpy_toio(hw->regs + B2_MAC_2 + port*8,
3165                     dev->dev_addr, ETH_ALEN);
3166
3167         if (hw->chip_id == CHIP_ID_GENESIS)
3168                 xm_outaddr(hw, port, XM_SA, dev->dev_addr);
3169         else {
3170                 gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3171                 gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3172         }
3173         mutex_unlock(&hw->phy_mutex);
3174
3175         return 0;
3176 }
3177
3178 static const struct {
3179         u8 id;
3180         const char *name;
3181 } skge_chips[] = {
3182         { CHIP_ID_GENESIS,      "Genesis" },
3183         { CHIP_ID_YUKON,         "Yukon" },
3184         { CHIP_ID_YUKON_LITE,    "Yukon-Lite"},
3185         { CHIP_ID_YUKON_LP,      "Yukon-LP"},
3186 };
3187
3188 static const char *skge_board_name(const struct skge_hw *hw)
3189 {
3190         int i;
3191         static char buf[16];
3192
3193         for (i = 0; i < ARRAY_SIZE(skge_chips); i++)
3194                 if (skge_chips[i].id == hw->chip_id)
3195                         return skge_chips[i].name;
3196
3197         snprintf(buf, sizeof buf, "chipid 0x%x", hw->chip_id);
3198         return buf;
3199 }
3200
3201
3202 /*
3203  * Setup the board data structure, but don't bring up
3204  * the port(s)
3205  */
3206 static int skge_reset(struct skge_hw *hw)
3207 {
3208         u32 reg;
3209         u16 ctst, pci_status;
3210         u8 t8, mac_cfg, pmd_type;
3211         int i;
3212
3213         ctst = skge_read16(hw, B0_CTST);
3214
3215         /* do a SW reset */
3216         skge_write8(hw, B0_CTST, CS_RST_SET);
3217         skge_write8(hw, B0_CTST, CS_RST_CLR);
3218
3219         /* clear PCI errors, if any */
3220         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3221         skge_write8(hw, B2_TST_CTRL2, 0);
3222
3223         pci_read_config_word(hw->pdev, PCI_STATUS, &pci_status);
3224         pci_write_config_word(hw->pdev, PCI_STATUS,
3225                               pci_status | PCI_STATUS_ERROR_BITS);
3226         skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3227         skge_write8(hw, B0_CTST, CS_MRST_CLR);
3228
3229         /* restore CLK_RUN bits (for Yukon-Lite) */
3230         skge_write16(hw, B0_CTST,
3231                      ctst & (CS_CLK_RUN_HOT|CS_CLK_RUN_RST|CS_CLK_RUN_ENA));
3232
3233         hw->chip_id = skge_read8(hw, B2_CHIP_ID);
3234         hw->phy_type = skge_read8(hw, B2_E_1) & 0xf;
3235         pmd_type = skge_read8(hw, B2_PMD_TYP);
3236         hw->copper = (pmd_type == 'T' || pmd_type == '1');
3237
3238         switch (hw->chip_id) {
3239         case CHIP_ID_GENESIS:
3240                 switch (hw->phy_type) {
3241                 case SK_PHY_XMAC:
3242                         hw->phy_addr = PHY_ADDR_XMAC;
3243                         break;
3244                 case SK_PHY_BCOM:
3245                         hw->phy_addr = PHY_ADDR_BCOM;
3246                         break;
3247                 default:
3248                         printk(KERN_ERR PFX "%s: unsupported phy type 0x%x\n",
3249                                pci_name(hw->pdev), hw->phy_type);
3250                         return -EOPNOTSUPP;
3251                 }
3252                 break;
3253
3254         case CHIP_ID_YUKON:
3255         case CHIP_ID_YUKON_LITE:
3256         case CHIP_ID_YUKON_LP:
3257                 if (hw->phy_type < SK_PHY_MARV_COPPER && pmd_type != 'S')
3258                         hw->copper = 1;
3259
3260                 hw->phy_addr = PHY_ADDR_MARV;
3261                 break;
3262
3263         default:
3264                 printk(KERN_ERR PFX "%s: unsupported chip type 0x%x\n",
3265                        pci_name(hw->pdev), hw->chip_id);
3266                 return -EOPNOTSUPP;
3267         }
3268
3269         mac_cfg = skge_read8(hw, B2_MAC_CFG);
3270         hw->ports = (mac_cfg & CFG_SNG_MAC) ? 1 : 2;
3271         hw->chip_rev = (mac_cfg & CFG_CHIP_R_MSK) >> 4;
3272
3273         /* read the adapters RAM size */
3274         t8 = skge_read8(hw, B2_E_0);
3275         if (hw->chip_id == CHIP_ID_GENESIS) {
3276                 if (t8 == 3) {
3277                         /* special case: 4 x 64k x 36, offset = 0x80000 */
3278                         hw->ram_size = 0x100000;
3279                         hw->ram_offset = 0x80000;
3280                 } else
3281                         hw->ram_size = t8 * 512;
3282         }
3283         else if (t8 == 0)
3284                 hw->ram_size = 0x20000;
3285         else
3286                 hw->ram_size = t8 * 4096;
3287
3288         hw->intr_mask = IS_HW_ERR | IS_PORT_1;
3289         if (hw->ports > 1)
3290                 hw->intr_mask |= IS_PORT_2;
3291
3292         if (!(hw->chip_id == CHIP_ID_GENESIS && hw->phy_type == SK_PHY_XMAC))
3293                 hw->intr_mask |= IS_EXT_REG;
3294
3295         if (hw->chip_id == CHIP_ID_GENESIS)
3296                 genesis_init(hw);
3297         else {
3298                 /* switch power to VCC (WA for VAUX problem) */
3299                 skge_write8(hw, B0_POWER_CTRL,
3300                             PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
3301
3302                 /* avoid boards with stuck Hardware error bits */
3303                 if ((skge_read32(hw, B0_ISRC) & IS_HW_ERR) &&
3304                     (skge_read32(hw, B0_HWE_ISRC) & IS_IRQ_SENSOR)) {
3305                         printk(KERN_WARNING PFX "stuck hardware sensor bit\n");
3306                         hw->intr_mask &= ~IS_HW_ERR;
3307                 }
3308
3309                 /* Clear PHY COMA */
3310                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
3311                 pci_read_config_dword(hw->pdev, PCI_DEV_REG1, &reg);
3312                 reg &= ~PCI_PHY_COMA;
3313                 pci_write_config_dword(hw->pdev, PCI_DEV_REG1, reg);
3314                 skge_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
3315
3316
3317                 for (i = 0; i < hw->ports; i++) {
3318                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
3319                         skge_write16(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
3320                 }
3321         }
3322
3323         /* turn off hardware timer (unused) */
3324         skge_write8(hw, B2_TI_CTRL, TIM_STOP);
3325         skge_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
3326         skge_write8(hw, B0_LED, LED_STAT_ON);
3327
3328         /* enable the Tx Arbiters */
3329         for (i = 0; i < hw->ports; i++)
3330                 skge_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
3331
3332         /* Initialize ram interface */
3333         skge_write16(hw, B3_RI_CTRL, RI_RST_CLR);
3334
3335         skge_write8(hw, B3_RI_WTO_R1, SK_RI_TO_53);
3336         skge_write8(hw, B3_RI_WTO_XA1, SK_RI_TO_53);
3337         skge_write8(hw, B3_RI_WTO_XS1, SK_RI_TO_53);
3338         skge_write8(hw, B3_RI_RTO_R1, SK_RI_TO_53);
3339         skge_write8(hw, B3_RI_RTO_XA1, SK_RI_TO_53);
3340         skge_write8(hw, B3_RI_RTO_XS1, SK_RI_TO_53);
3341         skge_write8(hw, B3_RI_WTO_R2, SK_RI_TO_53);
3342         skge_write8(hw, B3_RI_WTO_XA2, SK_RI_TO_53);
3343         skge_write8(hw, B3_RI_WTO_XS2, SK_RI_TO_53);
3344         skge_write8(hw, B3_RI_RTO_R2, SK_RI_TO_53);
3345         skge_write8(hw, B3_RI_RTO_XA2, SK_RI_TO_53);
3346         skge_write8(hw, B3_RI_RTO_XS2, SK_RI_TO_53);
3347
3348         skge_write32(hw, B0_HWE_IMSK, IS_ERR_MSK);
3349
3350         /* Set interrupt moderation for Transmit only
3351          * Receive interrupts avoided by NAPI
3352          */
3353         skge_write32(hw, B2_IRQM_MSK, IS_XA1_F|IS_XA2_F);
3354         skge_write32(hw, B2_IRQM_INI, skge_usecs2clk(hw, 100));
3355         skge_write32(hw, B2_IRQM_CTRL, TIM_START);
3356
3357         skge_write32(hw, B0_IMSK, hw->intr_mask);
3358
3359         mutex_lock(&hw->phy_mutex);
3360         for (i = 0; i < hw->ports; i++) {
3361                 if (hw->chip_id == CHIP_ID_GENESIS)
3362                         genesis_reset(hw, i);
3363                 else
3364                         yukon_reset(hw, i);
3365         }
3366         mutex_unlock(&hw->phy_mutex);
3367
3368         return 0;
3369 }
3370
3371 /* Initialize network device */
3372 static struct net_device *skge_devinit(struct skge_hw *hw, int port,
3373                                        int highmem)
3374 {
3375         struct skge_port *skge;
3376         struct net_device *dev = alloc_etherdev(sizeof(*skge));
3377
3378         if (!dev) {
3379                 printk(KERN_ERR "skge etherdev alloc failed");
3380                 return NULL;
3381         }
3382
3383         SET_MODULE_OWNER(dev);
3384         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3385         dev->open = skge_up;
3386         dev->stop = skge_down;
3387         dev->do_ioctl = skge_ioctl;
3388         dev->hard_start_xmit = skge_xmit_frame;
3389         dev->get_stats = skge_get_stats;
3390         if (hw->chip_id == CHIP_ID_GENESIS)
3391                 dev->set_multicast_list = genesis_set_multicast;
3392         else
3393                 dev->set_multicast_list = yukon_set_multicast;
3394
3395         dev->set_mac_address = skge_set_mac_address;
3396         dev->change_mtu = skge_change_mtu;
3397         SET_ETHTOOL_OPS(dev, &skge_ethtool_ops);
3398         dev->tx_timeout = skge_tx_timeout;
3399         dev->watchdog_timeo = TX_WATCHDOG;
3400         dev->poll = skge_poll;
3401         dev->weight = NAPI_WEIGHT;
3402 #ifdef CONFIG_NET_POLL_CONTROLLER
3403         dev->poll_controller = skge_netpoll;
3404 #endif
3405         dev->irq = hw->pdev->irq;
3406
3407         if (highmem)
3408                 dev->features |= NETIF_F_HIGHDMA;
3409
3410         skge = netdev_priv(dev);
3411         skge->netdev = dev;
3412         skge->hw = hw;
3413         skge->msg_enable = netif_msg_init(debug, default_msg);
3414         skge->tx_ring.count = DEFAULT_TX_RING_SIZE;
3415         skge->rx_ring.count = DEFAULT_RX_RING_SIZE;
3416
3417         /* Auto speed and flow control */
3418         skge->autoneg = AUTONEG_ENABLE;
3419         skge->flow_control = FLOW_MODE_SYMMETRIC;
3420         skge->duplex = -1;
3421         skge->speed = -1;
3422         skge->advertising = skge_supported_modes(hw);
3423
3424         hw->dev[port] = dev;
3425
3426         skge->port = port;
3427
3428         /* Only used for Genesis XMAC */
3429         INIT_WORK(&skge->link_thread, xm_link_timer, dev);
3430
3431         if (hw->chip_id != CHIP_ID_GENESIS) {
3432                 dev->features |= NETIF_F_IP_CSUM | NETIF_F_SG;
3433                 skge->rx_csum = 1;
3434         }
3435
3436         /* read the mac address */
3437         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port*8, ETH_ALEN);
3438         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3439
3440         /* device is off until link detection */
3441         netif_carrier_off(dev);
3442         netif_stop_queue(dev);
3443
3444         return dev;
3445 }
3446
3447 static void __devinit skge_show_addr(struct net_device *dev)
3448 {
3449         const struct skge_port *skge = netdev_priv(dev);
3450
3451         if (netif_msg_probe(skge))
3452                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3453                        dev->name,
3454                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3455                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3456 }
3457
3458 static int __devinit skge_probe(struct pci_dev *pdev,
3459                                 const struct pci_device_id *ent)
3460 {
3461         struct net_device *dev, *dev1;
3462         struct skge_hw *hw;
3463         int err, using_dac = 0;
3464
3465         err = pci_enable_device(pdev);
3466         if (err) {
3467                 printk(KERN_ERR PFX "%s cannot enable PCI device\n",
3468                        pci_name(pdev));
3469                 goto err_out;
3470         }
3471
3472         err = pci_request_regions(pdev, DRV_NAME);
3473         if (err) {
3474                 printk(KERN_ERR PFX "%s cannot obtain PCI resources\n",
3475                        pci_name(pdev));
3476                 goto err_out_disable_pdev;
3477         }
3478
3479         pci_set_master(pdev);
3480
3481         if (!pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
3482                 using_dac = 1;
3483                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3484         } else if (!(err = pci_set_dma_mask(pdev, DMA_32BIT_MASK))) {
3485                 using_dac = 0;
3486                 err = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
3487         }
3488
3489         if (err) {
3490                 printk(KERN_ERR PFX "%s no usable DMA configuration\n",
3491                        pci_name(pdev));
3492                 goto err_out_free_regions;
3493         }
3494
3495 #ifdef __BIG_ENDIAN
3496         /* byte swap descriptors in hardware */
3497         {
3498                 u32 reg;
3499
3500                 pci_read_config_dword(pdev, PCI_DEV_REG2, &reg);
3501                 reg |= PCI_REV_DESC;
3502                 pci_write_config_dword(pdev, PCI_DEV_REG2, reg);
3503         }
3504 #endif
3505
3506         err = -ENOMEM;
3507         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3508         if (!hw) {
3509                 printk(KERN_ERR PFX "%s: cannot allocate hardware struct\n",
3510                        pci_name(pdev));
3511                 goto err_out_free_regions;
3512         }
3513
3514         hw->pdev = pdev;
3515         mutex_init(&hw->phy_mutex);
3516         INIT_WORK(&hw->phy_work, skge_extirq, hw);
3517         spin_lock_init(&hw->hw_lock);
3518
3519         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3520         if (!hw->regs) {
3521                 printk(KERN_ERR PFX "%s: cannot map device registers\n",
3522                        pci_name(pdev));
3523                 goto err_out_free_hw;
3524         }
3525
3526         err = skge_reset(hw);
3527         if (err)
3528                 goto err_out_iounmap;
3529
3530         printk(KERN_INFO PFX DRV_VERSION " addr 0x%llx irq %d chip %s rev %d\n",
3531                (unsigned long long)pci_resource_start(pdev, 0), pdev->irq,
3532                skge_board_name(hw), hw->chip_rev);
3533
3534         dev = skge_devinit(hw, 0, using_dac);
3535         if (!dev)
3536                 goto err_out_led_off;
3537
3538         if (!is_valid_ether_addr(dev->dev_addr)) {
3539                 printk(KERN_ERR PFX "%s: bad (zero?) ethernet address in rom\n",
3540                        pci_name(pdev));
3541                 err = -EIO;
3542                 goto err_out_free_netdev;
3543         }
3544
3545         err = register_netdev(dev);
3546         if (err) {
3547                 printk(KERN_ERR PFX "%s: cannot register net device\n",
3548                        pci_name(pdev));
3549                 goto err_out_free_netdev;
3550         }
3551
3552         err = request_irq(pdev->irq, skge_intr, IRQF_SHARED, dev->name, hw);
3553         if (err) {
3554                 printk(KERN_ERR PFX "%s: cannot assign irq %d\n",
3555                        dev->name, pdev->irq);
3556                 goto err_out_unregister;
3557         }
3558         skge_show_addr(dev);
3559
3560         if (hw->ports > 1 && (dev1 = skge_devinit(hw, 1, using_dac))) {
3561                 if (register_netdev(dev1) == 0)
3562                         skge_show_addr(dev1);
3563                 else {
3564                         /* Failure to register second port need not be fatal */
3565                         printk(KERN_WARNING PFX "register of second port failed\n");
3566                         hw->dev[1] = NULL;
3567                         free_netdev(dev1);
3568                 }
3569         }
3570         pci_set_drvdata(pdev, hw);
3571
3572         return 0;
3573
3574 err_out_unregister:
3575         unregister_netdev(dev);
3576 err_out_free_netdev:
3577         free_netdev(dev);
3578 err_out_led_off:
3579         skge_write16(hw, B0_LED, LED_STAT_OFF);
3580 err_out_iounmap:
3581         iounmap(hw->regs);
3582 err_out_free_hw:
3583         kfree(hw);
3584 err_out_free_regions:
3585         pci_release_regions(pdev);
3586 err_out_disable_pdev:
3587         pci_disable_device(pdev);
3588         pci_set_drvdata(pdev, NULL);
3589 err_out:
3590         return err;
3591 }
3592
3593 static void __devexit skge_remove(struct pci_dev *pdev)
3594 {
3595         struct skge_hw *hw  = pci_get_drvdata(pdev);
3596         struct net_device *dev0, *dev1;
3597
3598         if (!hw)
3599                 return;
3600
3601         if ((dev1 = hw->dev[1]))
3602                 unregister_netdev(dev1);
3603         dev0 = hw->dev[0];
3604         unregister_netdev(dev0);
3605
3606         spin_lock_irq(&hw->hw_lock);
3607         hw->intr_mask = 0;
3608         skge_write32(hw, B0_IMSK, 0);
3609         skge_read32(hw, B0_IMSK);
3610         spin_unlock_irq(&hw->hw_lock);
3611
3612         skge_write16(hw, B0_LED, LED_STAT_OFF);
3613         skge_write8(hw, B0_CTST, CS_RST_SET);
3614
3615         flush_scheduled_work();
3616
3617         free_irq(pdev->irq, hw);
3618         pci_release_regions(pdev);
3619         pci_disable_device(pdev);
3620         if (dev1)
3621                 free_netdev(dev1);
3622         free_netdev(dev0);
3623
3624         iounmap(hw->regs);
3625         kfree(hw);
3626         pci_set_drvdata(pdev, NULL);
3627 }
3628
3629 #ifdef CONFIG_PM
3630 static int skge_suspend(struct pci_dev *pdev, pm_message_t state)
3631 {
3632         struct skge_hw *hw  = pci_get_drvdata(pdev);
3633         int i, wol = 0;
3634
3635         pci_save_state(pdev);
3636         for (i = 0; i < hw->ports; i++) {
3637                 struct net_device *dev = hw->dev[i];
3638
3639                 if (netif_running(dev)) {
3640                         struct skge_port *skge = netdev_priv(dev);
3641
3642                         netif_carrier_off(dev);
3643                         if (skge->wol)
3644                                 netif_stop_queue(dev);
3645                         else
3646                                 skge_down(dev);
3647                         wol |= skge->wol;
3648                 }
3649                 netif_device_detach(dev);
3650         }
3651
3652         skge_write32(hw, B0_IMSK, 0);
3653         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
3654         pci_set_power_state(pdev, pci_choose_state(pdev, state));
3655
3656         return 0;
3657 }
3658
3659 static int skge_resume(struct pci_dev *pdev)
3660 {
3661         struct skge_hw *hw  = pci_get_drvdata(pdev);
3662         int i, err;
3663
3664         pci_set_power_state(pdev, PCI_D0);
3665         pci_restore_state(pdev);
3666         pci_enable_wake(pdev, PCI_D0, 0);
3667
3668         err = skge_reset(hw);
3669         if (err)
3670                 goto out;
3671
3672         for (i = 0; i < hw->ports; i++) {
3673                 struct net_device *dev = hw->dev[i];
3674
3675                 netif_device_attach(dev);
3676                 if (netif_running(dev)) {
3677                         err = skge_up(dev);
3678
3679                         if (err) {
3680                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
3681                                        dev->name, err);
3682                                 dev_close(dev);
3683                                 goto out;
3684                         }
3685                 }
3686         }
3687 out:
3688         return err;
3689 }
3690 #endif
3691
3692 static struct pci_driver skge_driver = {
3693         .name =         DRV_NAME,
3694         .id_table =     skge_id_table,
3695         .probe =        skge_probe,
3696         .remove =       __devexit_p(skge_remove),
3697 #ifdef CONFIG_PM
3698         .suspend =      skge_suspend,
3699         .resume =       skge_resume,
3700 #endif
3701 };
3702
3703 static int __init skge_init_module(void)
3704 {
3705         return pci_register_driver(&skge_driver);
3706 }
3707
3708 static void __exit skge_cleanup_module(void)
3709 {
3710         pci_unregister_driver(&skge_driver);
3711 }
3712
3713 module_init(skge_init_module);
3714 module_exit(skge_cleanup_module);