drivers/net/sky2.c

   1 /*
   2  * New driver for Marvell Yukon 2 chipset.
   3  * Based on earlier sk98lin, and skge driver.
   4  *
   5  * This driver intentionally does not support all the features
   6  * of the original driver such as link fail-over and link management because
   7  * those should be done at higher levels.
   8  *
   9  * Copyright (C) 2005 Stephen Hemminger <shemminger@osdl.org>
  10  *
  11  * This program is free software; you can redistribute it and/or modify
  12  * it under the terms of the GNU General Public License as published by
  13  * the Free Software Foundation; either version 2 of the License.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 675 Mass Ave, Cambridge, MA 02139, USA.
  23  */
  24
  25 #include <linux/crc32.h>
  26 #include <linux/kernel.h>
  27 #include <linux/version.h>
  28 #include <linux/module.h>
  29 #include <linux/netdevice.h>
  30 #include <linux/dma-mapping.h>
  31 #include <linux/etherdevice.h>
  32 #include <linux/ethtool.h>
  33 #include <linux/pci.h>
  34 #include <linux/ip.h>
  35 #include <net/ip.h>
  36 #include <linux/tcp.h>
  37 #include <linux/in.h>
  38 #include <linux/delay.h>
  39 #include <linux/workqueue.h>
  40 #include <linux/if_vlan.h>
  41 #include <linux/prefetch.h>
  42 #include <linux/debugfs.h>
  43 #include <linux/mii.h>
  44
  45 #include <asm/irq.h>
  46
  47 #if defined(CONFIG_VLAN_8021Q) || defined(CONFIG_VLAN_8021Q_MODULE)
  48 #define SKY2_VLAN_TAG_USED 1
  49 #endif
  50
  51 #include "sky2.h"
  52
  53 #define DRV_NAME                "sky2"
  54 #define DRV_VERSION             "1.15"
  55 #define PFX                     DRV_NAME " "
  56
  57 /*
  58  * The Yukon II chipset takes 64 bit command blocks (called list elements)
  59  * that are organized into three (receive, transmit, status) different rings
  60  * similar to Tigon3.
  61  */
  62
  63 #define RX_LE_SIZE              1024
  64 #define RX_LE_BYTES             (RX_LE_SIZE*sizeof(struct sky2_rx_le))
  65 #define RX_MAX_PENDING          (RX_LE_SIZE/6 - 2)
  66 #define RX_DEF_PENDING          RX_MAX_PENDING
  67 #define RX_SKB_ALIGN            8
  68
  69 #define TX_RING_SIZE            512
  70 #define TX_DEF_PENDING          (TX_RING_SIZE - 1)
  71 #define TX_MIN_PENDING          64
  72 #define MAX_SKB_TX_LE           (4 + (sizeof(dma_addr_t)/sizeof(u32))*MAX_SKB_FRAGS)
  73
  74 #define STATUS_RING_SIZE        2048    /* 2 ports * (TX + 2*RX) */
  75 #define STATUS_LE_BYTES         (STATUS_RING_SIZE*sizeof(struct sky2_status_le))
  76 #define TX_WATCHDOG             (5 * HZ)
  77 #define NAPI_WEIGHT             64
  78 #define PHY_RETRIES             1000
  79
  80 #define RING_NEXT(x,s)  (((x)+1) & ((s)-1))
  81
  82 static const u32 default_msg =
  83     NETIF_MSG_DRV | NETIF_MSG_PROBE | NETIF_MSG_LINK
  84     | NETIF_MSG_TIMER | NETIF_MSG_TX_ERR | NETIF_MSG_RX_ERR
  85     | NETIF_MSG_IFUP | NETIF_MSG_IFDOWN;
  86
  87 static int debug = -1;          /* defaults above */
  88 module_param(debug, int, 0);
  89 MODULE_PARM_DESC(debug, "Debug level (0=none,...,16=all)");
  90
  91 static int copybreak __read_mostly = 128;
  92 module_param(copybreak, int, 0);
  93 MODULE_PARM_DESC(copybreak, "Receive copy threshold");
  94
  95 static int disable_msi = 0;
  96 module_param(disable_msi, int, 0);
  97 MODULE_PARM_DESC(disable_msi, "Disable Message Signaled Interrupt (MSI)");
  98
  99 static int idle_timeout = 100;
 100 module_param(idle_timeout, int, 0);
 101 MODULE_PARM_DESC(idle_timeout, "Watchdog timer for lost interrupts (ms)");
 102
 103 static const struct pci_device_id sky2_id_table[] = {
 104         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9000) }, /* SK-9Sxx */
 105         { PCI_DEVICE(PCI_VENDOR_ID_SYSKONNECT, 0x9E00) }, /* SK-9Exx */
 106         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4b00) },    /* DGE-560T */
 107         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4001) },    /* DGE-550SX */
 108         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B02) },    /* DGE-560SX */
 109         { PCI_DEVICE(PCI_VENDOR_ID_DLINK, 0x4B03) },    /* DGE-550T */
 110         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4340) }, /* 88E8021 */
 111         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4341) }, /* 88E8022 */
 112         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4342) }, /* 88E8061 */
 113         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4343) }, /* 88E8062 */
 114         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4344) }, /* 88E8021 */
 115         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4345) }, /* 88E8022 */
 116         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4346) }, /* 88E8061 */
 117         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4347) }, /* 88E8062 */
 118         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4350) }, /* 88E8035 */
 119         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4351) }, /* 88E8036 */
 120         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4352) }, /* 88E8038 */
 121         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4353) }, /* 88E8039 */
 122         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4356) }, /* 88EC033 */
 123         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4360) }, /* 88E8052 */
 124         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4361) }, /* 88E8050 */
 125         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4362) }, /* 88E8053 */
 126         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4363) }, /* 88E8055 */
 127         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4364) }, /* 88E8056 */
 128         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4366) }, /* 88EC036 */
 129         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4367) }, /* 88EC032 */
 130         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4368) }, /* 88EC034 */
 131         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x4369) }, /* 88EC042 */
 132         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436A) }, /* 88E8058 */
 133         { PCI_DEVICE(PCI_VENDOR_ID_MARVELL, 0x436B) }, /* 88E8071 */
 134         { 0 }
 135 };
 136
 137 MODULE_DEVICE_TABLE(pci, sky2_id_table);
 138
 139 /* Avoid conditionals by using array */
 140 static const unsigned txqaddr[] = { Q_XA1, Q_XA2 };
 141 static const unsigned rxqaddr[] = { Q_R1, Q_R2 };
 142 static const u32 portirq_msk[] = { Y2_IS_PORT_1, Y2_IS_PORT_2 };
 143
 144 /* This driver supports yukon2 chipset only */
 145 static const char *yukon2_name[] = {
 146         "XL",           /* 0xb3 */
 147         "EC Ultra",     /* 0xb4 */
 148         "Extreme",      /* 0xb5 */
 149         "EC",           /* 0xb6 */
 150         "FE",           /* 0xb7 */
 151 };
 152
 153 /* Access to external PHY */
 154 static int gm_phy_write(struct sky2_hw *hw, unsigned port, u16 reg, u16 val)
 155 {
 156         int i;
 157
 158         gma_write16(hw, port, GM_SMI_DATA, val);
 159         gma_write16(hw, port, GM_SMI_CTRL,
 160                     GM_SMI_CT_PHY_AD(PHY_ADDR_MARV) | GM_SMI_CT_REG_AD(reg));
 161
 162         for (i = 0; i < PHY_RETRIES; i++) {
 163                 if (!(gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_BUSY))
 164                         return 0;
 165                 udelay(1);
 166         }
 167
 168         printk(KERN_WARNING PFX "%s: phy write timeout\n", hw->dev[port]->name);
 169         return -ETIMEDOUT;
 170 }
 171
 172 static int __gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg, u16 *val)
 173 {
 174         int i;
 175
 176         gma_write16(hw, port, GM_SMI_CTRL, GM_SMI_CT_PHY_AD(PHY_ADDR_MARV)
 177                     | GM_SMI_CT_REG_AD(reg) | GM_SMI_CT_OP_RD);
 178
 179         for (i = 0; i < PHY_RETRIES; i++) {
 180                 if (gma_read16(hw, port, GM_SMI_CTRL) & GM_SMI_CT_RD_VAL) {
 181                         *val = gma_read16(hw, port, GM_SMI_DATA);
 182                         return 0;
 183                 }
 184
 185                 udelay(1);
 186         }
 187
 188         return -ETIMEDOUT;
 189 }
 190
 191 static u16 gm_phy_read(struct sky2_hw *hw, unsigned port, u16 reg)
 192 {
 193         u16 v;
 194
 195         if (__gm_phy_read(hw, port, reg, &v) != 0)
 196                 printk(KERN_WARNING PFX "%s: phy read timeout\n", hw->dev[port]->name);
 197         return v;
 198 }
 199
 200
 201 static void sky2_power_on(struct sky2_hw *hw)
 202 {
 203         /* switch power to VCC (WA for VAUX problem) */
 204         sky2_write8(hw, B0_POWER_CTRL,
 205                     PC_VAUX_ENA | PC_VCC_ENA | PC_VAUX_OFF | PC_VCC_ON);
 206
 207         /* disable Core Clock Division, */
 208         sky2_write32(hw, B2_Y2_CLK_CTRL, Y2_CLK_DIV_DIS);
 209
 210         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 211                 /* enable bits are inverted */
 212                 sky2_write8(hw, B2_Y2_CLK_GATE,
 213                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 214                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 215                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 216         else
 217                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 218
 219         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX) {
 220                 u32 reg;
 221
 222                 reg = sky2_pci_read32(hw, PCI_DEV_REG4);
 223                 /* set all bits to 0 except bits 15..12 and 8 */
 224                 reg &= P_ASPM_CONTROL_MSK;
 225                 sky2_pci_write32(hw, PCI_DEV_REG4, reg);
 226
 227                 reg = sky2_pci_read32(hw, PCI_DEV_REG5);
 228                 /* set all bits to 0 except bits 28 & 27 */
 229                 reg &= P_CTL_TIM_VMAIN_AV_MSK;
 230                 sky2_pci_write32(hw, PCI_DEV_REG5, reg);
 231
 232                 sky2_pci_write32(hw, PCI_CFG_REG_1, 0);
 233
 234                 /* Enable workaround for dev 4.107 on Yukon-Ultra & Extreme */
 235                 reg = sky2_read32(hw, B2_GP_IO);
 236                 reg |= GLB_GPIO_STAT_RACE_DIS;
 237                 sky2_write32(hw, B2_GP_IO, reg);
 238         }
 239 }
 240
 241 static void sky2_power_aux(struct sky2_hw *hw)
 242 {
 243         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 244                 sky2_write8(hw, B2_Y2_CLK_GATE, 0);
 245         else
 246                 /* enable bits are inverted */
 247                 sky2_write8(hw, B2_Y2_CLK_GATE,
 248                             Y2_PCI_CLK_LNK1_DIS | Y2_COR_CLK_LNK1_DIS |
 249                             Y2_CLK_GAT_LNK1_DIS | Y2_PCI_CLK_LNK2_DIS |
 250                             Y2_COR_CLK_LNK2_DIS | Y2_CLK_GAT_LNK2_DIS);
 251
 252         /* switch power to VAUX */
 253         if (sky2_read16(hw, B0_CTST) & Y2_VAUX_AVAIL)
 254                 sky2_write8(hw, B0_POWER_CTRL,
 255                             (PC_VAUX_ENA | PC_VCC_ENA |
 256                              PC_VAUX_ON | PC_VCC_OFF));
 257 }
 258
 259 static void sky2_gmac_reset(struct sky2_hw *hw, unsigned port)
 260 {
 261         u16 reg;
 262
 263         /* disable all GMAC IRQ's */
 264         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), 0);
 265         /* disable PHY IRQs */
 266         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
 267
 268         gma_write16(hw, port, GM_MC_ADDR_H1, 0);        /* clear MC hash */
 269         gma_write16(hw, port, GM_MC_ADDR_H2, 0);
 270         gma_write16(hw, port, GM_MC_ADDR_H3, 0);
 271         gma_write16(hw, port, GM_MC_ADDR_H4, 0);
 272
 273         reg = gma_read16(hw, port, GM_RX_CTRL);
 274         reg |= GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA;
 275         gma_write16(hw, port, GM_RX_CTRL, reg);
 276 }
 277
 278 /* flow control to advertise bits */
 279 static const u16 copper_fc_adv[] = {
 280         [FC_NONE]       = 0,
 281         [FC_TX]         = PHY_M_AN_ASP,
 282         [FC_RX]         = PHY_M_AN_PC,
 283         [FC_BOTH]       = PHY_M_AN_PC | PHY_M_AN_ASP,
 284 };
 285
 286 /* flow control to advertise bits when using 1000BaseX */
 287 static const u16 fiber_fc_adv[] = {
 288         [FC_BOTH] = PHY_M_P_BOTH_MD_X,
 289         [FC_TX]   = PHY_M_P_ASYM_MD_X,
 290         [FC_RX]   = PHY_M_P_SYM_MD_X,
 291         [FC_NONE] = PHY_M_P_NO_PAUSE_X,
 292 };
 293
 294 /* flow control to GMA disable bits */
 295 static const u16 gm_fc_disable[] = {
 296         [FC_NONE] = GM_GPCR_FC_RX_DIS | GM_GPCR_FC_TX_DIS,
 297         [FC_TX]   = GM_GPCR_FC_RX_DIS,
 298         [FC_RX]   = GM_GPCR_FC_TX_DIS,
 299         [FC_BOTH] = 0,
 300 };
 301
 302
 303 static void sky2_phy_init(struct sky2_hw *hw, unsigned port)
 304 {
 305         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 306         u16 ctrl, ct1000, adv, pg, ledctrl, ledover, reg;
 307
 308         if (sky2->autoneg == AUTONEG_ENABLE
 309             && !(hw->chip_id == CHIP_ID_YUKON_XL
 310                  || hw->chip_id == CHIP_ID_YUKON_EC_U
 311                  || hw->chip_id == CHIP_ID_YUKON_EX)) {
 312                 u16 ectrl = gm_phy_read(hw, port, PHY_MARV_EXT_CTRL);
 313
 314                 ectrl &= ~(PHY_M_EC_M_DSC_MSK | PHY_M_EC_S_DSC_MSK |
 315                            PHY_M_EC_MAC_S_MSK);
 316                 ectrl |= PHY_M_EC_MAC_S(MAC_TX_CLK_25_MHZ);
 317
 318                 /* on PHY 88E1040 Rev.D0 (and newer) downshift control changed */
 319                 if (hw->chip_id == CHIP_ID_YUKON_EC)
 320                         /* set downshift counter to 3x and enable downshift */
 321                         ectrl |= PHY_M_EC_DSC_2(2) | PHY_M_EC_DOWN_S_ENA;
 322                 else
 323                         /* set master & slave downshift counter to 1x */
 324                         ectrl |= PHY_M_EC_M_DSC(0) | PHY_M_EC_S_DSC(1);
 325
 326                 gm_phy_write(hw, port, PHY_MARV_EXT_CTRL, ectrl);
 327         }
 328
 329         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 330         if (sky2_is_copper(hw)) {
 331                 if (hw->chip_id == CHIP_ID_YUKON_FE) {
 332                         /* enable automatic crossover */
 333                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO) >> 1;
 334                 } else {
 335                         /* disable energy detect */
 336                         ctrl &= ~PHY_M_PC_EN_DET_MSK;
 337
 338                         /* enable automatic crossover */
 339                         ctrl |= PHY_M_PC_MDI_XMODE(PHY_M_PC_ENA_AUTO);
 340
 341                         /* downshift on PHY 88E1112 and 88E1149 is changed */
 342                         if (sky2->autoneg == AUTONEG_ENABLE
 343                             && (hw->chip_id == CHIP_ID_YUKON_XL
 344                                 || hw->chip_id == CHIP_ID_YUKON_EC_U
 345                                 || hw->chip_id == CHIP_ID_YUKON_EX)) {
 346                                 /* set downshift counter to 3x and enable downshift */
 347                                 ctrl &= ~PHY_M_PC_DSC_MSK;
 348                                 ctrl |= PHY_M_PC_DSC(2) | PHY_M_PC_DOWN_S_ENA;
 349                         }
 350                 }
 351         } else {
 352                 /* workaround for deviation #4.88 (CRC errors) */
 353                 /* disable Automatic Crossover */
 354
 355                 ctrl &= ~PHY_M_PC_MDIX_MSK;
 356         }
 357
 358         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 359
 360         /* special setup for PHY 88E1112 Fiber */
 361         if (hw->chip_id == CHIP_ID_YUKON_XL && !sky2_is_copper(hw)) {
 362                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 363
 364                 /* Fiber: select 1000BASE-X only mode MAC Specific Ctrl Reg. */
 365                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 2);
 366                 ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 367                 ctrl &= ~PHY_M_MAC_MD_MSK;
 368                 ctrl |= PHY_M_MAC_MODE_SEL(PHY_M_MAC_MD_1000BX);
 369                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 370
 371                 if (hw->pmd_type  == 'P') {
 372                         /* select page 1 to access Fiber registers */
 373                         gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 1);
 374
 375                         /* for SFP-module set SIGDET polarity to low */
 376                         ctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
 377                         ctrl |= PHY_M_FIB_SIGD_POL;
 378                         gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ctrl);
 379                 }
 380
 381                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 382         }
 383
 384         ctrl = PHY_CT_RESET;
 385         ct1000 = 0;
 386         adv = PHY_AN_CSMA;
 387         reg = 0;
 388
 389         if (sky2->autoneg == AUTONEG_ENABLE) {
 390                 if (sky2_is_copper(hw)) {
 391                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 392                                 ct1000 |= PHY_M_1000C_AFD;
 393                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 394                                 ct1000 |= PHY_M_1000C_AHD;
 395                         if (sky2->advertising & ADVERTISED_100baseT_Full)
 396                                 adv |= PHY_M_AN_100_FD;
 397                         if (sky2->advertising & ADVERTISED_100baseT_Half)
 398                                 adv |= PHY_M_AN_100_HD;
 399                         if (sky2->advertising & ADVERTISED_10baseT_Full)
 400                                 adv |= PHY_M_AN_10_FD;
 401                         if (sky2->advertising & ADVERTISED_10baseT_Half)
 402                                 adv |= PHY_M_AN_10_HD;
 403
 404                         adv |= copper_fc_adv[sky2->flow_mode];
 405                 } else {        /* special defines for FIBER (88E1040S only) */
 406                         if (sky2->advertising & ADVERTISED_1000baseT_Full)
 407                                 adv |= PHY_M_AN_1000X_AFD;
 408                         if (sky2->advertising & ADVERTISED_1000baseT_Half)
 409                                 adv |= PHY_M_AN_1000X_AHD;
 410
 411                         adv |= fiber_fc_adv[sky2->flow_mode];
 412                 }
 413
 414                 /* Restart Auto-negotiation */
 415                 ctrl |= PHY_CT_ANE | PHY_CT_RE_CFG;
 416         } else {
 417                 /* forced speed/duplex settings */
 418                 ct1000 = PHY_M_1000C_MSE;
 419
 420                 /* Disable auto update for duplex flow control and speed */
 421                 reg |= GM_GPCR_AU_ALL_DIS;
 422
 423                 switch (sky2->speed) {
 424                 case SPEED_1000:
 425                         ctrl |= PHY_CT_SP1000;
 426                         reg |= GM_GPCR_SPEED_1000;
 427                         break;
 428                 case SPEED_100:
 429                         ctrl |= PHY_CT_SP100;
 430                         reg |= GM_GPCR_SPEED_100;
 431                         break;
 432                 }
 433
 434                 if (sky2->duplex == DUPLEX_FULL) {
 435                         reg |= GM_GPCR_DUP_FULL;
 436                         ctrl |= PHY_CT_DUP_MD;
 437                 } else if (sky2->speed < SPEED_1000)
 438                         sky2->flow_mode = FC_NONE;
 439
 440
 441                 reg |= gm_fc_disable[sky2->flow_mode];
 442
 443                 /* Forward pause packets to GMAC? */
 444                 if (sky2->flow_mode & FC_RX)
 445                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
 446                 else
 447                         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
 448         }
 449
 450         gma_write16(hw, port, GM_GP_CTRL, reg);
 451
 452         if (hw->chip_id != CHIP_ID_YUKON_FE)
 453                 gm_phy_write(hw, port, PHY_MARV_1000T_CTRL, ct1000);
 454
 455         gm_phy_write(hw, port, PHY_MARV_AUNE_ADV, adv);
 456         gm_phy_write(hw, port, PHY_MARV_CTRL, ctrl);
 457
 458         /* Setup Phy LED's */
 459         ledctrl = PHY_M_LED_PULS_DUR(PULS_170MS);
 460         ledover = 0;
 461
 462         switch (hw->chip_id) {
 463         case CHIP_ID_YUKON_FE:
 464                 /* on 88E3082 these bits are at 11..9 (shifted left) */
 465                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) << 1;
 466
 467                 ctrl = gm_phy_read(hw, port, PHY_MARV_FE_LED_PAR);
 468
 469                 /* delete ACT LED control bits */
 470                 ctrl &= ~PHY_M_FELP_LED1_MSK;
 471                 /* change ACT LED control to blink mode */
 472                 ctrl |= PHY_M_FELP_LED1_CTRL(LED_PAR_CTRL_ACT_BL);
 473                 gm_phy_write(hw, port, PHY_MARV_FE_LED_PAR, ctrl);
 474                 break;
 475
 476         case CHIP_ID_YUKON_XL:
 477                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 478
 479                 /* select page 3 to access LED control register */
 480                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 481
 482                 /* set LED Function Control register */
 483                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 484                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 485                               PHY_M_LEDC_INIT_CTRL(7) | /* 10 Mbps */
 486                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 487                               PHY_M_LEDC_STA0_CTRL(7)));        /* 1000 Mbps */
 488
 489                 /* set Polarity Control register */
 490                 gm_phy_write(hw, port, PHY_MARV_PHY_STAT,
 491                              (PHY_M_POLC_LS1_P_MIX(4) |
 492                               PHY_M_POLC_IS0_P_MIX(4) |
 493                               PHY_M_POLC_LOS_CTRL(2) |
 494                               PHY_M_POLC_INIT_CTRL(2) |
 495                               PHY_M_POLC_STA1_CTRL(2) |
 496                               PHY_M_POLC_STA0_CTRL(2)));
 497
 498                 /* restore page register */
 499                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 500                 break;
 501
 502         case CHIP_ID_YUKON_EC_U:
 503         case CHIP_ID_YUKON_EX:
 504                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
 505
 506                 /* select page 3 to access LED control register */
 507                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
 508
 509                 /* set LED Function Control register */
 510                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
 511                              (PHY_M_LEDC_LOS_CTRL(1) |  /* LINK/ACT */
 512                               PHY_M_LEDC_INIT_CTRL(8) | /* 10 Mbps */
 513                               PHY_M_LEDC_STA1_CTRL(7) | /* 100 Mbps */
 514                               PHY_M_LEDC_STA0_CTRL(7)));/* 1000 Mbps */
 515
 516                 /* set Blink Rate in LED Timer Control Register */
 517                 gm_phy_write(hw, port, PHY_MARV_INT_MASK,
 518                              ledctrl | PHY_M_LED_BLINK_RT(BLINK_84MS));
 519                 /* restore page register */
 520                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
 521                 break;
 522
 523         default:
 524                 /* set Tx LED (LED_TX) to blink mode on Rx OR Tx activity */
 525                 ledctrl |= PHY_M_LED_BLINK_RT(BLINK_84MS) | PHY_M_LEDC_TX_CTRL;
 526                 /* turn off the Rx LED (LED_RX) */
 527                 ledover &= ~PHY_M_LED_MO_RX;
 528         }
 529
 530         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
 531             hw->chip_rev == CHIP_REV_YU_EC_U_A1) {
 532                 /* apply fixes in PHY AFE */
 533                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 255);
 534
 535                 /* increase differential signal amplitude in 10BASE-T */
 536                 gm_phy_write(hw, port, 0x18, 0xaa99);
 537                 gm_phy_write(hw, port, 0x17, 0x2011);
 538
 539                 /* fix for IEEE A/B Symmetry failure in 1000BASE-T */
 540                 gm_phy_write(hw, port, 0x18, 0xa204);
 541                 gm_phy_write(hw, port, 0x17, 0x2002);
 542
 543                 /* set page register to 0 */
 544                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 0);
 545         } else if (hw->chip_id != CHIP_ID_YUKON_EX) {
 546                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
 547
 548                 if (sky2->autoneg == AUTONEG_DISABLE || sky2->speed == SPEED_100) {
 549                         /* turn on 100 Mbps LED (LED_LINK100) */
 550                         ledover |= PHY_M_LED_MO_100;
 551                 }
 552
 553                 if (ledover)
 554                         gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
 555
 556         }
 557
 558         /* Enable phy interrupt on auto-negotiation complete (or link up) */
 559         if (sky2->autoneg == AUTONEG_ENABLE)
 560                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_IS_AN_COMPL);
 561         else
 562                 gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
 563 }
 564
 565 static void sky2_phy_power(struct sky2_hw *hw, unsigned port, int onoff)
 566 {
 567         u32 reg1;
 568         static const u32 phy_power[]
 569                 = { PCI_Y2_PHY1_POWD, PCI_Y2_PHY2_POWD };
 570
 571         /* looks like this XL is back asswards .. */
 572         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev > 1)
 573                 onoff = !onoff;
 574
 575         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 576         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 577         if (onoff)
 578                 /* Turn off phy power saving */
 579                 reg1 &= ~phy_power[port];
 580         else
 581                 reg1 |= phy_power[port];
 582
 583         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 584         sky2_pci_read32(hw, PCI_DEV_REG1);
 585         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 586         udelay(100);
 587 }
 588
 589 /* Force a renegotiation */
 590 static void sky2_phy_reinit(struct sky2_port *sky2)
 591 {
 592         spin_lock_bh(&sky2->phy_lock);
 593         sky2_phy_init(sky2->hw, sky2->port);
 594         spin_unlock_bh(&sky2->phy_lock);
 595 }
 596
 597 /* Put device in state to listen for Wake On Lan */
 598 static void sky2_wol_init(struct sky2_port *sky2)
 599 {
 600         struct sky2_hw *hw = sky2->hw;
 601         unsigned port = sky2->port;
 602         enum flow_control save_mode;
 603         u16 ctrl;
 604         u32 reg1;
 605
 606         /* Bring hardware out of reset */
 607         sky2_write16(hw, B0_CTST, CS_RST_CLR);
 608         sky2_write16(hw, SK_REG(port, GMAC_LINK_CTRL), GMLC_RST_CLR);
 609
 610         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 611         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 612
 613         /* Force to 10/100
 614          * sky2_reset will re-enable on resume
 615          */
 616         save_mode = sky2->flow_mode;
 617         ctrl = sky2->advertising;
 618
 619         sky2->advertising &= ~(ADVERTISED_1000baseT_Half|ADVERTISED_1000baseT_Full);
 620         sky2->flow_mode = FC_NONE;
 621         sky2_phy_power(hw, port, 1);
 622         sky2_phy_reinit(sky2);
 623
 624         sky2->flow_mode = save_mode;
 625         sky2->advertising = ctrl;
 626
 627         /* Set GMAC to no flow control and auto update for speed/duplex */
 628         gma_write16(hw, port, GM_GP_CTRL,
 629                     GM_GPCR_FC_TX_DIS|GM_GPCR_TX_ENA|GM_GPCR_RX_ENA|
 630                     GM_GPCR_DUP_FULL|GM_GPCR_FC_RX_DIS|GM_GPCR_AU_FCT_DIS);
 631
 632         /* Set WOL address */
 633         memcpy_toio(hw->regs + WOL_REGS(port, WOL_MAC_ADDR),
 634                     sky2->netdev->dev_addr, ETH_ALEN);
 635
 636         /* Turn on appropriate WOL control bits */
 637         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), WOL_CTL_CLEAR_RESULT);
 638         ctrl = 0;
 639         if (sky2->wol & WAKE_PHY)
 640                 ctrl |= WOL_CTL_ENA_PME_ON_LINK_CHG|WOL_CTL_ENA_LINK_CHG_UNIT;
 641         else
 642                 ctrl |= WOL_CTL_DIS_PME_ON_LINK_CHG|WOL_CTL_DIS_LINK_CHG_UNIT;
 643
 644         if (sky2->wol & WAKE_MAGIC)
 645                 ctrl |= WOL_CTL_ENA_PME_ON_MAGIC_PKT|WOL_CTL_ENA_MAGIC_PKT_UNIT;
 646         else
 647                 ctrl |= WOL_CTL_DIS_PME_ON_MAGIC_PKT|WOL_CTL_DIS_MAGIC_PKT_UNIT;;
 648
 649         ctrl |= WOL_CTL_DIS_PME_ON_PATTERN|WOL_CTL_DIS_PATTERN_UNIT;
 650         sky2_write16(hw, WOL_REGS(port, WOL_CTRL_STAT), ctrl);
 651
 652         /* Turn on legacy PCI-Express PME mode */
 653         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
 654         reg1 = sky2_pci_read32(hw, PCI_DEV_REG1);
 655         reg1 |= PCI_Y2_PME_LEGACY;
 656         sky2_pci_write32(hw, PCI_DEV_REG1, reg1);
 657         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
 658
 659         /* block receiver */
 660         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
 661
 662 }
 663
 664 static void sky2_set_tx_stfwd(struct sky2_hw *hw, unsigned port)
 665 {
 666         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev != CHIP_REV_YU_EX_A0) {
 667                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
 668                              TX_STFW_ENA |
 669                              (hw->dev[port]->mtu > ETH_DATA_LEN) ? TX_JUMBO_ENA : TX_JUMBO_DIS);
 670         } else {
 671                 if (hw->dev[port]->mtu > ETH_DATA_LEN) {
 672                         /* set Tx GMAC FIFO Almost Empty Threshold */
 673                         sky2_write32(hw, SK_REG(port, TX_GMF_AE_THR),
 674                                      (ECU_JUMBO_WM << 16) | ECU_AE_THR);
 675
 676                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
 677                                      TX_JUMBO_ENA | TX_STFW_DIS);
 678
 679                         /* Can't do offload because of lack of store/forward */
 680                         hw->dev[port]->features &= ~(NETIF_F_TSO | NETIF_F_SG
 681                                                      | NETIF_F_ALL_CSUM);
 682                 } else
 683                         sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
 684                                      TX_JUMBO_DIS | TX_STFW_ENA);
 685         }
 686 }
 687
 688 static void sky2_mac_init(struct sky2_hw *hw, unsigned port)
 689 {
 690         struct sky2_port *sky2 = netdev_priv(hw->dev[port]);
 691         u16 reg;
 692         int i;
 693         const u8 *addr = hw->dev[port]->dev_addr;
 694
 695         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
 696         sky2_write32(hw, SK_REG(port, GPHY_CTRL), GPC_RST_CLR);
 697
 698         sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_CLR);
 699
 700         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0 && port == 1) {
 701                 /* WA DEV_472 -- looks like crossed wires on port 2 */
 702                 /* clear GMAC 1 Control reset */
 703                 sky2_write8(hw, SK_REG(0, GMAC_CTRL), GMC_RST_CLR);
 704                 do {
 705                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_SET);
 706                         sky2_write8(hw, SK_REG(1, GMAC_CTRL), GMC_RST_CLR);
 707                 } while (gm_phy_read(hw, 1, PHY_MARV_ID0) != PHY_MARV_ID0_VAL ||
 708                          gm_phy_read(hw, 1, PHY_MARV_ID1) != PHY_MARV_ID1_Y2 ||
 709                          gm_phy_read(hw, 1, PHY_MARV_INT_MASK) != 0);
 710         }
 711
 712         sky2_read16(hw, SK_REG(port, GMAC_IRQ_SRC));
 713
 714         /* Enable Transmit FIFO Underrun */
 715         sky2_write8(hw, SK_REG(port, GMAC_IRQ_MSK), GMAC_DEF_MSK);
 716
 717         spin_lock_bh(&sky2->phy_lock);
 718         sky2_phy_init(hw, port);
 719         spin_unlock_bh(&sky2->phy_lock);
 720
 721         /* MIB clear */
 722         reg = gma_read16(hw, port, GM_PHY_ADDR);
 723         gma_write16(hw, port, GM_PHY_ADDR, reg | GM_PAR_MIB_CLR);
 724
 725         for (i = GM_MIB_CNT_BASE; i <= GM_MIB_CNT_END; i += 4)
 726                 gma_read16(hw, port, i);
 727         gma_write16(hw, port, GM_PHY_ADDR, reg);
 728
 729         /* transmit control */
 730         gma_write16(hw, port, GM_TX_CTRL, TX_COL_THR(TX_COL_DEF));
 731
 732         /* receive control reg: unicast + multicast + no FCS  */
 733         gma_write16(hw, port, GM_RX_CTRL,
 734                     GM_RXCR_UCF_ENA | GM_RXCR_CRC_DIS | GM_RXCR_MCF_ENA);
 735
 736         /* transmit flow control */
 737         gma_write16(hw, port, GM_TX_FLOW_CTRL, 0xffff);
 738
 739         /* transmit parameter */
 740         gma_write16(hw, port, GM_TX_PARAM,
 741                     TX_JAM_LEN_VAL(TX_JAM_LEN_DEF) |
 742                     TX_JAM_IPG_VAL(TX_JAM_IPG_DEF) |
 743                     TX_IPG_JAM_DATA(TX_IPG_JAM_DEF) |
 744                     TX_BACK_OFF_LIM(TX_BOF_LIM_DEF));
 745
 746         /* serial mode register */
 747         reg = DATA_BLIND_VAL(DATA_BLIND_DEF) |
 748                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
 749
 750         if (hw->dev[port]->mtu > ETH_DATA_LEN)
 751                 reg |= GM_SMOD_JUMBO_ENA;
 752
 753         gma_write16(hw, port, GM_SERIAL_MODE, reg);
 754
 755         /* virtual address for data */
 756         gma_set_addr(hw, port, GM_SRC_ADDR_2L, addr);
 757
 758         /* physical address: used for pause frames */
 759         gma_set_addr(hw, port, GM_SRC_ADDR_1L, addr);
 760
 761         /* ignore counter overflows */
 762         gma_write16(hw, port, GM_TX_IRQ_MSK, 0);
 763         gma_write16(hw, port, GM_RX_IRQ_MSK, 0);
 764         gma_write16(hw, port, GM_TR_IRQ_MSK, 0);
 765
 766         /* Configure Rx MAC FIFO */
 767         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_CLR);
 768         reg = GMF_OPER_ON | GMF_RX_F_FL_ON;
 769         if (hw->chip_id == CHIP_ID_YUKON_EX)
 770                 reg |= GMF_RX_OVER_ON;
 771
 772         sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T), reg);
 773
 774         /* Flush Rx MAC FIFO on any flow control or error */
 775         sky2_write16(hw, SK_REG(port, RX_GMF_FL_MSK), GMR_FS_ANY_ERR);
 776
 777         /* Set threshold to 0xa (64 bytes) + 1 to workaround pause bug  */
 778         sky2_write16(hw, SK_REG(port, RX_GMF_FL_THR), RX_GMF_FL_THR_DEF+1);
 779
 780         /* Configure Tx MAC FIFO */
 781         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_CLR);
 782         sky2_write16(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_OPER_ON);
 783
 784         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX) {
 785                 sky2_write8(hw, SK_REG(port, RX_GMF_LP_THR), 768/8);
 786                 sky2_write8(hw, SK_REG(port, RX_GMF_UP_THR), 1024/8);
 787
 788                 sky2_set_tx_stfwd(hw, port);
 789         }
 790
 791 }
 792
 793 /* Assign Ram Buffer allocation to queue */
 794 static void sky2_ramset(struct sky2_hw *hw, u16 q, u32 start, u32 space)
 795 {
 796         u32 end;
 797
 798         /* convert from K bytes to qwords used for hw register */
 799         start *= 1024/8;
 800         space *= 1024/8;
 801         end = start + space - 1;
 802
 803         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_RST_CLR);
 804         sky2_write32(hw, RB_ADDR(q, RB_START), start);
 805         sky2_write32(hw, RB_ADDR(q, RB_END), end);
 806         sky2_write32(hw, RB_ADDR(q, RB_WP), start);
 807         sky2_write32(hw, RB_ADDR(q, RB_RP), start);
 808
 809         if (q == Q_R1 || q == Q_R2) {
 810                 u32 tp = space - space/4;
 811
 812                 /* On receive queue's set the thresholds
 813                  * give receiver priority when > 3/4 full
 814                  * send pause when down to 2K
 815                  */
 816                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTHP), tp);
 817                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTHP), space/2);
 818
 819                 tp = space - 2048/8;
 820                 sky2_write32(hw, RB_ADDR(q, RB_RX_UTPP), tp);
 821                 sky2_write32(hw, RB_ADDR(q, RB_RX_LTPP), space/4);
 822         } else {
 823                 /* Enable store & forward on Tx queue's because
 824                  * Tx FIFO is only 1K on Yukon
 825                  */
 826                 sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_STFWD);
 827         }
 828
 829         sky2_write8(hw, RB_ADDR(q, RB_CTRL), RB_ENA_OP_MD);
 830         sky2_read8(hw, RB_ADDR(q, RB_CTRL));
 831 }
 832
 833 /* Setup Bus Memory Interface */
 834 static void sky2_qset(struct sky2_hw *hw, u16 q)
 835 {
 836         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_RESET);
 837         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_OPER_INIT);
 838         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_FIFO_OP_ON);
 839         sky2_write32(hw, Q_ADDR(q, Q_WM),  BMU_WM_DEFAULT);
 840 }
 841
 842 /* Setup prefetch unit registers. This is the interface between
 843  * hardware and driver list elements
 844  */
 845 static void sky2_prefetch_init(struct sky2_hw *hw, u32 qaddr,
 846                                       u64 addr, u32 last)
 847 {
 848         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
 849         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_RST_CLR);
 850         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_HI), addr >> 32);
 851         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_ADDR_LO), (u32) addr);
 852         sky2_write16(hw, Y2_QADDR(qaddr, PREF_UNIT_LAST_IDX), last);
 853         sky2_write32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL), PREF_UNIT_OP_ON);
 854
 855         sky2_read32(hw, Y2_QADDR(qaddr, PREF_UNIT_CTRL));
 856 }
 857
 858 static inline struct sky2_tx_le *get_tx_le(struct sky2_port *sky2)
 859 {
 860         struct sky2_tx_le *le = sky2->tx_le + sky2->tx_prod;
 861
 862         sky2->tx_prod = RING_NEXT(sky2->tx_prod, TX_RING_SIZE);
 863         le->ctrl = 0;
 864         return le;
 865 }
 866
 867 static inline struct tx_ring_info *tx_le_re(struct sky2_port *sky2,
 868                                             struct sky2_tx_le *le)
 869 {
 870         return sky2->tx_ring + (le - sky2->tx_le);
 871 }
 872
 873 /* Update chip's next pointer */
 874 static inline void sky2_put_idx(struct sky2_hw *hw, unsigned q, u16 idx)
 875 {
 876         /* Make sure write' to descriptors are complete before we tell hardware */
 877         wmb();
 878         sky2_write16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX), idx);
 879
 880         /* Synchronize I/O on since next processor may write to tail */
 881         mmiowb();
 882 }
 883
 884
 885 static inline struct sky2_rx_le *sky2_next_rx(struct sky2_port *sky2)
 886 {
 887         struct sky2_rx_le *le = sky2->rx_le + sky2->rx_put;
 888         sky2->rx_put = RING_NEXT(sky2->rx_put, RX_LE_SIZE);
 889         le->ctrl = 0;
 890         return le;
 891 }
 892
 893 /* Return high part of DMA address (could be 32 or 64 bit) */
 894 static inline u32 high32(dma_addr_t a)
 895 {
 896         return sizeof(a) > sizeof(u32) ? (a >> 16) >> 16 : 0;
 897 }
 898
 899 /* Build description to hardware for one receive segment */
 900 static void sky2_rx_add(struct sky2_port *sky2,  u8 op,
 901                         dma_addr_t map, unsigned len)
 902 {
 903         struct sky2_rx_le *le;
 904         u32 hi = high32(map);
 905
 906         if (sky2->rx_addr64 != hi) {
 907                 le = sky2_next_rx(sky2);
 908                 le->addr = cpu_to_le32(hi);
 909                 le->opcode = OP_ADDR64 | HW_OWNER;
 910                 sky2->rx_addr64 = high32(map + len);
 911         }
 912
 913         le = sky2_next_rx(sky2);
 914         le->addr = cpu_to_le32((u32) map);
 915         le->length = cpu_to_le16(len);
 916         le->opcode = op | HW_OWNER;
 917 }
 918
 919 /* Build description to hardware for one possibly fragmented skb */
 920 static void sky2_rx_submit(struct sky2_port *sky2,
 921                            const struct rx_ring_info *re)
 922 {
 923         int i;
 924
 925         sky2_rx_add(sky2, OP_PACKET, re->data_addr, sky2->rx_data_size);
 926
 927         for (i = 0; i < skb_shinfo(re->skb)->nr_frags; i++)
 928                 sky2_rx_add(sky2, OP_BUFFER, re->frag_addr[i], PAGE_SIZE);
 929 }
 930
 931
 932 static void sky2_rx_map_skb(struct pci_dev *pdev, struct rx_ring_info *re,
 933                             unsigned size)
 934 {
 935         struct sk_buff *skb = re->skb;
 936         int i;
 937
 938         re->data_addr = pci_map_single(pdev, skb->data, size, PCI_DMA_FROMDEVICE);
 939         pci_unmap_len_set(re, data_size, size);
 940
 941         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
 942                 re->frag_addr[i] = pci_map_page(pdev,
 943                                                 skb_shinfo(skb)->frags[i].page,
 944                                                 skb_shinfo(skb)->frags[i].page_offset,
 945                                                 skb_shinfo(skb)->frags[i].size,
 946                                                 PCI_DMA_FROMDEVICE);
 947 }
 948
 949 static void sky2_rx_unmap_skb(struct pci_dev *pdev, struct rx_ring_info *re)
 950 {
 951         struct sk_buff *skb = re->skb;
 952         int i;
 953
 954         pci_unmap_single(pdev, re->data_addr, pci_unmap_len(re, data_size),
 955                          PCI_DMA_FROMDEVICE);
 956
 957         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++)
 958                 pci_unmap_page(pdev, re->frag_addr[i],
 959                                skb_shinfo(skb)->frags[i].size,
 960                                PCI_DMA_FROMDEVICE);
 961 }
 962
 963 /* Tell chip where to start receive checksum.
 964  * Actually has two checksums, but set both same to avoid possible byte
 965  * order problems.
 966  */
 967 static void rx_set_checksum(struct sky2_port *sky2)
 968 {
 969         struct sky2_rx_le *le;
 970
 971         if (sky2->hw->chip_id != CHIP_ID_YUKON_EX) {
 972                 le = sky2_next_rx(sky2);
 973                 le->addr = cpu_to_le32((ETH_HLEN << 16) | ETH_HLEN);
 974                 le->ctrl = 0;
 975                 le->opcode = OP_TCPSTART | HW_OWNER;
 976
 977                 sky2_write32(sky2->hw,
 978                              Q_ADDR(rxqaddr[sky2->port], Q_CSR),
 979                              sky2->rx_csum ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
 980         }
 981
 982 }
 983
 984 /*
 985  * The RX Stop command will not work for Yukon-2 if the BMU does not
 986  * reach the end of packet and since we can't make sure that we have
 987  * incoming data, we must reset the BMU while it is not doing a DMA
 988  * transfer. Since it is possible that the RX path is still active,
 989  * the RX RAM buffer will be stopped first, so any possible incoming
 990  * data will not trigger a DMA. After the RAM buffer is stopped, the
 991  * BMU is polled until any DMA in progress is ended and only then it
 992  * will be reset.
 993  */
 994 static void sky2_rx_stop(struct sky2_port *sky2)
 995 {
 996         struct sky2_hw *hw = sky2->hw;
 997         unsigned rxq = rxqaddr[sky2->port];
 998         int i;
 999
1000         /* disable the RAM Buffer receive queue */
1001         sky2_write8(hw, RB_ADDR(rxq, RB_CTRL), RB_DIS_OP_MD);
1002
1003         for (i = 0; i < 0xffff; i++)
1004                 if (sky2_read8(hw, RB_ADDR(rxq, Q_RSL))
1005                     == sky2_read8(hw, RB_ADDR(rxq, Q_RL)))
1006                         goto stopped;
1007
1008         printk(KERN_WARNING PFX "%s: receiver stop failed\n",
1009                sky2->netdev->name);
1010 stopped:
1011         sky2_write32(hw, Q_ADDR(rxq, Q_CSR), BMU_RST_SET | BMU_FIFO_RST);
1012
1013         /* reset the Rx prefetch unit */
1014         sky2_write32(hw, Y2_QADDR(rxq, PREF_UNIT_CTRL), PREF_UNIT_RST_SET);
1015         mmiowb();
1016 }
1017
1018 /* Clean out receive buffer area, assumes receiver hardware stopped */
1019 static void sky2_rx_clean(struct sky2_port *sky2)
1020 {
1021         unsigned i;
1022
1023         memset(sky2->rx_le, 0, RX_LE_BYTES);
1024         for (i = 0; i < sky2->rx_pending; i++) {
1025                 struct rx_ring_info *re = sky2->rx_ring + i;
1026
1027                 if (re->skb) {
1028                         sky2_rx_unmap_skb(sky2->hw->pdev, re);
1029                         kfree_skb(re->skb);
1030                         re->skb = NULL;
1031                 }
1032         }
1033 }
1034
1035 /* Basic MII support */
1036 static int sky2_ioctl(struct net_device *dev, struct ifreq *ifr, int cmd)
1037 {
1038         struct mii_ioctl_data *data = if_mii(ifr);
1039         struct sky2_port *sky2 = netdev_priv(dev);
1040         struct sky2_hw *hw = sky2->hw;
1041         int err = -EOPNOTSUPP;
1042
1043         if (!netif_running(dev))
1044                 return -ENODEV; /* Phy still in reset */
1045
1046         switch (cmd) {
1047         case SIOCGMIIPHY:
1048                 data->phy_id = PHY_ADDR_MARV;
1049
1050                 /* fallthru */
1051         case SIOCGMIIREG: {
1052                 u16 val = 0;
1053
1054                 spin_lock_bh(&sky2->phy_lock);
1055                 err = __gm_phy_read(hw, sky2->port, data->reg_num & 0x1f, &val);
1056                 spin_unlock_bh(&sky2->phy_lock);
1057
1058                 data->val_out = val;
1059                 break;
1060         }
1061
1062         case SIOCSMIIREG:
1063                 if (!capable(CAP_NET_ADMIN))
1064                         return -EPERM;
1065
1066                 spin_lock_bh(&sky2->phy_lock);
1067                 err = gm_phy_write(hw, sky2->port, data->reg_num & 0x1f,
1068                                    data->val_in);
1069                 spin_unlock_bh(&sky2->phy_lock);
1070                 break;
1071         }
1072         return err;
1073 }
1074
1075 #ifdef SKY2_VLAN_TAG_USED
1076 static void sky2_vlan_rx_register(struct net_device *dev, struct vlan_group *grp)
1077 {
1078         struct sky2_port *sky2 = netdev_priv(dev);
1079         struct sky2_hw *hw = sky2->hw;
1080         u16 port = sky2->port;
1081
1082         netif_tx_lock_bh(dev);
1083         netif_poll_disable(sky2->hw->dev[0]);
1084
1085         sky2->vlgrp = grp;
1086         if (grp) {
1087                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1088                              RX_VLAN_STRIP_ON);
1089                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1090                              TX_VLAN_TAG_ON);
1091         } else {
1092                 sky2_write32(hw, SK_REG(port, RX_GMF_CTRL_T),
1093                              RX_VLAN_STRIP_OFF);
1094                 sky2_write32(hw, SK_REG(port, TX_GMF_CTRL_T),
1095                              TX_VLAN_TAG_OFF);
1096         }
1097
1098         netif_poll_enable(sky2->hw->dev[0]);
1099         netif_tx_unlock_bh(dev);
1100 }
1101 #endif
1102
1103 /*
1104  * Allocate an skb for receiving. If the MTU is large enough
1105  * make the skb non-linear with a fragment list of pages.
1106  *
1107  * It appears the hardware has a bug in the FIFO logic that
1108  * cause it to hang if the FIFO gets overrun and the receive buffer
1109  * is not 64 byte aligned. The buffer returned from netdev_alloc_skb is
1110  * aligned except if slab debugging is enabled.
1111  */
1112 static struct sk_buff *sky2_rx_alloc(struct sky2_port *sky2)
1113 {
1114         struct sk_buff *skb;
1115         unsigned long p;
1116         int i;
1117
1118         skb = netdev_alloc_skb(sky2->netdev, sky2->rx_data_size + RX_SKB_ALIGN);
1119         if (!skb)
1120                 goto nomem;
1121
1122         p = (unsigned long) skb->data;
1123         skb_reserve(skb, ALIGN(p, RX_SKB_ALIGN) - p);
1124
1125         for (i = 0; i < sky2->rx_nfrags; i++) {
1126                 struct page *page = alloc_page(GFP_ATOMIC);
1127
1128                 if (!page)
1129                         goto free_partial;
1130                 skb_fill_page_desc(skb, i, page, 0, PAGE_SIZE);
1131         }
1132
1133         return skb;
1134 free_partial:
1135         kfree_skb(skb);
1136 nomem:
1137         return NULL;
1138 }
1139
1140 static inline void sky2_rx_update(struct sky2_port *sky2, unsigned rxq)
1141 {
1142         sky2_put_idx(sky2->hw, rxq, sky2->rx_put);
1143 }
1144
1145 /*
1146  * Allocate and setup receiver buffer pool.
1147  * Normal case this ends up creating one list element for skb
1148  * in the receive ring. Worst case if using large MTU and each
1149  * allocation falls on a different 64 bit region, that results
1150  * in 6 list elements per ring entry.
1151  * One element is used for checksum enable/disable, and one
1152  * extra to avoid wrap.
1153  */
1154 static int sky2_rx_start(struct sky2_port *sky2)
1155 {
1156         struct sky2_hw *hw = sky2->hw;
1157         struct rx_ring_info *re;
1158         unsigned rxq = rxqaddr[sky2->port];
1159         unsigned i, size, space, thresh;
1160
1161         sky2->rx_put = sky2->rx_next = 0;
1162         sky2_qset(hw, rxq);
1163
1164         /* On PCI express lowering the watermark gives better performance */
1165         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
1166                 sky2_write32(hw, Q_ADDR(rxq, Q_WM), BMU_WM_PEX);
1167
1168         /* These chips have no ram buffer?
1169          * MAC Rx RAM Read is controlled by hardware */
1170         if (hw->chip_id == CHIP_ID_YUKON_EC_U &&
1171             (hw->chip_rev == CHIP_REV_YU_EC_U_A1
1172              || hw->chip_rev == CHIP_REV_YU_EC_U_B0))
1173                 sky2_write32(hw, Q_ADDR(rxq, Q_TEST), F_M_RX_RAM_DIS);
1174
1175         sky2_prefetch_init(hw, rxq, sky2->rx_le_map, RX_LE_SIZE - 1);
1176
1177         rx_set_checksum(sky2);
1178
1179         /* Space needed for frame data + headers rounded up */
1180         size = ALIGN(sky2->netdev->mtu + ETH_HLEN + VLAN_HLEN, 8)
1181                 + 8;
1182
1183         /* Stopping point for hardware truncation */
1184         thresh = (size - 8) / sizeof(u32);
1185
1186         /* Account for overhead of skb - to avoid order > 0 allocation */
1187         space = SKB_DATA_ALIGN(size) + NET_SKB_PAD
1188                 + sizeof(struct skb_shared_info);
1189
1190         sky2->rx_nfrags = space >> PAGE_SHIFT;
1191         BUG_ON(sky2->rx_nfrags > ARRAY_SIZE(re->frag_addr));
1192
1193         if (sky2->rx_nfrags != 0) {
1194                 /* Compute residue after pages */
1195                 space = sky2->rx_nfrags << PAGE_SHIFT;
1196
1197                 if (space < size)
1198                         size -= space;
1199                 else
1200                         size = 0;
1201
1202                 /* Optimize to handle small packets and headers */
1203                 if (size < copybreak)
1204                         size = copybreak;
1205                 if (size < ETH_HLEN)
1206                         size = ETH_HLEN;
1207         }
1208         sky2->rx_data_size = size;
1209
1210         /* Fill Rx ring */
1211         for (i = 0; i < sky2->rx_pending; i++) {
1212                 re = sky2->rx_ring + i;
1213
1214                 re->skb = sky2_rx_alloc(sky2);
1215                 if (!re->skb)
1216                         goto nomem;
1217
1218                 sky2_rx_map_skb(hw->pdev, re, sky2->rx_data_size);
1219                 sky2_rx_submit(sky2, re);
1220         }
1221
1222         /*
1223          * The receiver hangs if it receives frames larger than the
1224          * packet buffer. As a workaround, truncate oversize frames, but
1225          * the register is limited to 9 bits, so if you do frames > 2052
1226          * you better get the MTU right!
1227          */
1228         if (thresh > 0x1ff)
1229                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_OFF);
1230         else {
1231                 sky2_write16(hw, SK_REG(sky2->port, RX_GMF_TR_THR), thresh);
1232                 sky2_write32(hw, SK_REG(sky2->port, RX_GMF_CTRL_T), RX_TRUNC_ON);
1233         }
1234
1235         /* Tell chip about available buffers */
1236         sky2_rx_update(sky2, rxq);
1237         return 0;
1238 nomem:
1239         sky2_rx_clean(sky2);
1240         return -ENOMEM;
1241 }
1242
1243 /* Bring up network interface. */
1244 static int sky2_up(struct net_device *dev)
1245 {
1246         struct sky2_port *sky2 = netdev_priv(dev);
1247         struct sky2_hw *hw = sky2->hw;
1248         unsigned port = sky2->port;
1249         u32 ramsize, imask;
1250         int cap, err = -ENOMEM;
1251         struct net_device *otherdev = hw->dev[sky2->port^1];
1252
1253         /*
1254          * On dual port PCI-X card, there is an problem where status
1255          * can be received out of order due to split transactions
1256          */
1257         if (otherdev && netif_running(otherdev) &&
1258             (cap = pci_find_capability(hw->pdev, PCI_CAP_ID_PCIX))) {
1259                 struct sky2_port *osky2 = netdev_priv(otherdev);
1260                 u16 cmd;
1261
1262                 cmd = sky2_pci_read16(hw, cap + PCI_X_CMD);
1263                 cmd &= ~PCI_X_CMD_MAX_SPLIT;
1264                 sky2_pci_write16(hw, cap + PCI_X_CMD, cmd);
1265
1266                 sky2->rx_csum = 0;
1267                 osky2->rx_csum = 0;
1268         }
1269
1270         if (netif_msg_ifup(sky2))
1271                 printk(KERN_INFO PFX "%s: enabling interface\n", dev->name);
1272
1273         netif_carrier_off(dev);
1274
1275         /* must be power of 2 */
1276         sky2->tx_le = pci_alloc_consistent(hw->pdev,
1277                                            TX_RING_SIZE *
1278                                            sizeof(struct sky2_tx_le),
1279                                            &sky2->tx_le_map);
1280         if (!sky2->tx_le)
1281                 goto err_out;
1282
1283         sky2->tx_ring = kcalloc(TX_RING_SIZE, sizeof(struct tx_ring_info),
1284                                 GFP_KERNEL);
1285         if (!sky2->tx_ring)
1286                 goto err_out;
1287         sky2->tx_prod = sky2->tx_cons = 0;
1288
1289         sky2->rx_le = pci_alloc_consistent(hw->pdev, RX_LE_BYTES,
1290                                            &sky2->rx_le_map);
1291         if (!sky2->rx_le)
1292                 goto err_out;
1293         memset(sky2->rx_le, 0, RX_LE_BYTES);
1294
1295         sky2->rx_ring = kcalloc(sky2->rx_pending, sizeof(struct rx_ring_info),
1296                                 GFP_KERNEL);
1297         if (!sky2->rx_ring)
1298                 goto err_out;
1299
1300         sky2_phy_power(hw, port, 1);
1301
1302         sky2_mac_init(hw, port);
1303
1304         /* Register is number of 4K blocks on internal RAM buffer. */
1305         ramsize = sky2_read8(hw, B2_E_0) * 4;
1306         printk(KERN_INFO PFX "%s: ram buffer %dK\n", dev->name, ramsize);
1307
1308         if (ramsize > 0) {
1309                 u32 rxspace;
1310
1311                 if (ramsize < 16)
1312                         rxspace = ramsize / 2;
1313                 else
1314                         rxspace = 8 + (2*(ramsize - 16))/3;
1315
1316                 sky2_ramset(hw, rxqaddr[port], 0, rxspace);
1317                 sky2_ramset(hw, txqaddr[port], rxspace, ramsize - rxspace);
1318
1319                 /* Make sure SyncQ is disabled */
1320                 sky2_write8(hw, RB_ADDR(port == 0 ? Q_XS1 : Q_XS2, RB_CTRL),
1321                             RB_RST_SET);
1322         }
1323
1324         sky2_qset(hw, txqaddr[port]);
1325
1326         /* This is copied from sk98lin 10.0.5.3; no one tells me about erratta's */
1327         if (hw->chip_id == CHIP_ID_YUKON_EX && hw->chip_rev == CHIP_REV_YU_EX_B0)
1328                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_TEST), F_TX_CHK_AUTO_OFF);
1329
1330         /* Set almost empty threshold */
1331         if (hw->chip_id == CHIP_ID_YUKON_EC_U
1332             && hw->chip_rev == CHIP_REV_YU_EC_U_A0)
1333                 sky2_write16(hw, Q_ADDR(txqaddr[port], Q_AL), ECU_TXFF_LEV);
1334
1335         sky2_prefetch_init(hw, txqaddr[port], sky2->tx_le_map,
1336                            TX_RING_SIZE - 1);
1337
1338         err = sky2_rx_start(sky2);
1339         if (err)
1340                 goto err_out;
1341
1342         /* Enable interrupts from phy/mac for port */
1343         imask = sky2_read32(hw, B0_IMSK);
1344         imask |= portirq_msk[port];
1345         sky2_write32(hw, B0_IMSK, imask);
1346
1347         return 0;
1348
1349 err_out:
1350         if (sky2->rx_le) {
1351                 pci_free_consistent(hw->pdev, RX_LE_BYTES,
1352                                     sky2->rx_le, sky2->rx_le_map);
1353                 sky2->rx_le = NULL;
1354         }
1355         if (sky2->tx_le) {
1356                 pci_free_consistent(hw->pdev,
1357                                     TX_RING_SIZE * sizeof(struct sky2_tx_le),
1358                                     sky2->tx_le, sky2->tx_le_map);
1359                 sky2->tx_le = NULL;
1360         }
1361         kfree(sky2->tx_ring);
1362         kfree(sky2->rx_ring);
1363
1364         sky2->tx_ring = NULL;
1365         sky2->rx_ring = NULL;
1366         return err;
1367 }
1368
1369 /* Modular subtraction in ring */
1370 static inline int tx_dist(unsigned tail, unsigned head)
1371 {
1372         return (head - tail) & (TX_RING_SIZE - 1);
1373 }
1374
1375 /* Number of list elements available for next tx */
1376 static inline int tx_avail(const struct sky2_port *sky2)
1377 {
1378         return sky2->tx_pending - tx_dist(sky2->tx_cons, sky2->tx_prod);
1379 }
1380
1381 /* Estimate of number of transmit list elements required */
1382 static unsigned tx_le_req(const struct sk_buff *skb)
1383 {
1384         unsigned count;
1385
1386         count = sizeof(dma_addr_t) / sizeof(u32);
1387         count += skb_shinfo(skb)->nr_frags * count;
1388
1389         if (skb_is_gso(skb))
1390                 ++count;
1391
1392         if (skb->ip_summed == CHECKSUM_PARTIAL)
1393                 ++count;
1394
1395         return count;
1396 }
1397
1398 /*
1399  * Put one packet in ring for transmit.
1400  * A single packet can generate multiple list elements, and
1401  * the number of ring elements will probably be less than the number
1402  * of list elements used.
1403  */
1404 static int sky2_xmit_frame(struct sk_buff *skb, struct net_device *dev)
1405 {
1406         struct sky2_port *sky2 = netdev_priv(dev);
1407         struct sky2_hw *hw = sky2->hw;
1408         struct sky2_tx_le *le = NULL;
1409         struct tx_ring_info *re;
1410         unsigned i, len;
1411         dma_addr_t mapping;
1412         u32 addr64;
1413         u16 mss;
1414         u8 ctrl;
1415
1416         if (unlikely(tx_avail(sky2) < tx_le_req(skb)))
1417                 return NETDEV_TX_BUSY;
1418
1419         if (unlikely(netif_msg_tx_queued(sky2)))
1420                 printk(KERN_DEBUG "%s: tx queued, slot %u, len %d\n",
1421                        dev->name, sky2->tx_prod, skb->len);
1422
1423         len = skb_headlen(skb);
1424         mapping = pci_map_single(hw->pdev, skb->data, len, PCI_DMA_TODEVICE);
1425         addr64 = high32(mapping);
1426
1427         /* Send high bits if changed or crosses boundary */
1428         if (addr64 != sky2->tx_addr64 || high32(mapping + len) != sky2->tx_addr64) {
1429                 le = get_tx_le(sky2);
1430                 le->addr = cpu_to_le32(addr64);
1431                 le->opcode = OP_ADDR64 | HW_OWNER;
1432                 sky2->tx_addr64 = high32(mapping + len);
1433         }
1434
1435         /* Check for TCP Segmentation Offload */
1436         mss = skb_shinfo(skb)->gso_size;
1437         if (mss != 0) {
1438                 if (hw->chip_id != CHIP_ID_YUKON_EX)
1439                         mss += ETH_HLEN + ip_hdrlen(skb) + tcp_hdrlen(skb);
1440
1441                 if (mss != sky2->tx_last_mss) {
1442                         le = get_tx_le(sky2);
1443                         le->addr = cpu_to_le32(mss);
1444                         if (hw->chip_id == CHIP_ID_YUKON_EX)
1445                                 le->opcode = OP_MSS | HW_OWNER;
1446                         else
1447                                 le->opcode = OP_LRGLEN | HW_OWNER;
1448                         sky2->tx_last_mss = mss;
1449                 }
1450         }
1451
1452         ctrl = 0;
1453 #ifdef SKY2_VLAN_TAG_USED
1454         /* Add VLAN tag, can piggyback on LRGLEN or ADDR64 */
1455         if (sky2->vlgrp && vlan_tx_tag_present(skb)) {
1456                 if (!le) {
1457                         le = get_tx_le(sky2);
1458                         le->addr = 0;
1459                         le->opcode = OP_VLAN|HW_OWNER;
1460                 } else
1461                         le->opcode |= OP_VLAN;
1462                 le->length = cpu_to_be16(vlan_tx_tag_get(skb));
1463                 ctrl |= INS_VLAN;
1464         }
1465 #endif
1466
1467         /* Handle TCP checksum offload */
1468         if (skb->ip_summed == CHECKSUM_PARTIAL) {
1469                 /* On Yukon EX (some versions) encoding change. */
1470                 if (hw->chip_id == CHIP_ID_YUKON_EX
1471                     && hw->chip_rev != CHIP_REV_YU_EX_B0)
1472                         ctrl |= CALSUM; /* auto checksum */
1473                 else {
1474                         const unsigned offset = skb_transport_offset(skb);
1475                         u32 tcpsum;
1476
1477                         tcpsum = offset << 16;                  /* sum start */
1478                         tcpsum |= offset + skb->csum_offset;    /* sum write */
1479
1480                         ctrl |= CALSUM | WR_SUM | INIT_SUM | LOCK_SUM;
1481                         if (ip_hdr(skb)->protocol == IPPROTO_UDP)
1482                                 ctrl |= UDPTCP;
1483
1484                         if (tcpsum != sky2->tx_tcpsum) {
1485                                 sky2->tx_tcpsum = tcpsum;
1486
1487                                 le = get_tx_le(sky2);
1488                                 le->addr = cpu_to_le32(tcpsum);
1489                                 le->length = 0; /* initial checksum value */
1490                                 le->ctrl = 1;   /* one packet */
1491                                 le->opcode = OP_TCPLISW | HW_OWNER;
1492                         }
1493                 }
1494         }
1495
1496         le = get_tx_le(sky2);
1497         le->addr = cpu_to_le32((u32) mapping);
1498         le->length = cpu_to_le16(len);
1499         le->ctrl = ctrl;
1500         le->opcode = mss ? (OP_LARGESEND | HW_OWNER) : (OP_PACKET | HW_OWNER);
1501
1502         re = tx_le_re(sky2, le);
1503         re->skb = skb;
1504         pci_unmap_addr_set(re, mapaddr, mapping);
1505         pci_unmap_len_set(re, maplen, len);
1506
1507         for (i = 0; i < skb_shinfo(skb)->nr_frags; i++) {
1508                 const skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
1509
1510                 mapping = pci_map_page(hw->pdev, frag->page, frag->page_offset,
1511                                        frag->size, PCI_DMA_TODEVICE);
1512                 addr64 = high32(mapping);
1513                 if (addr64 != sky2->tx_addr64) {
1514                         le = get_tx_le(sky2);
1515                         le->addr = cpu_to_le32(addr64);
1516                         le->ctrl = 0;
1517                         le->opcode = OP_ADDR64 | HW_OWNER;
1518                         sky2->tx_addr64 = addr64;
1519                 }
1520
1521                 le = get_tx_le(sky2);
1522                 le->addr = cpu_to_le32((u32) mapping);
1523                 le->length = cpu_to_le16(frag->size);
1524                 le->ctrl = ctrl;
1525                 le->opcode = OP_BUFFER | HW_OWNER;
1526
1527                 re = tx_le_re(sky2, le);
1528                 re->skb = skb;
1529                 pci_unmap_addr_set(re, mapaddr, mapping);
1530                 pci_unmap_len_set(re, maplen, frag->size);
1531         }
1532
1533         le->ctrl |= EOP;
1534
1535         if (tx_avail(sky2) <= MAX_SKB_TX_LE)
1536                 netif_stop_queue(dev);
1537
1538         sky2_put_idx(hw, txqaddr[sky2->port], sky2->tx_prod);
1539
1540         dev->trans_start = jiffies;
1541         return NETDEV_TX_OK;
1542 }
1543
1544 /*
1545  * Free ring elements from starting at tx_cons until "done"
1546  *
1547  * NB: the hardware will tell us about partial completion of multi-part
1548  *     buffers so make sure not to free skb to early.
1549  */
1550 static void sky2_tx_complete(struct sky2_port *sky2, u16 done)
1551 {
1552         struct net_device *dev = sky2->netdev;
1553         struct pci_dev *pdev = sky2->hw->pdev;
1554         unsigned idx;
1555
1556         BUG_ON(done >= TX_RING_SIZE);
1557
1558         for (idx = sky2->tx_cons; idx != done;
1559              idx = RING_NEXT(idx, TX_RING_SIZE)) {
1560                 struct sky2_tx_le *le = sky2->tx_le + idx;
1561                 struct tx_ring_info *re = sky2->tx_ring + idx;
1562
1563                 switch(le->opcode & ~HW_OWNER) {
1564                 case OP_LARGESEND:
1565                 case OP_PACKET:
1566                         pci_unmap_single(pdev,
1567                                          pci_unmap_addr(re, mapaddr),
1568                                          pci_unmap_len(re, maplen),
1569                                          PCI_DMA_TODEVICE);
1570                         break;
1571                 case OP_BUFFER:
1572                         pci_unmap_page(pdev, pci_unmap_addr(re, mapaddr),
1573                                        pci_unmap_len(re, maplen),
1574                                        PCI_DMA_TODEVICE);
1575                         break;
1576                 }
1577
1578                 if (le->ctrl & EOP) {
1579                         if (unlikely(netif_msg_tx_done(sky2)))
1580                                 printk(KERN_DEBUG "%s: tx done %u\n",
1581                                        dev->name, idx);
1582
1583                         sky2->net_stats.tx_packets++;
1584                         sky2->net_stats.tx_bytes += re->skb->len;
1585
1586                         dev_kfree_skb_any(re->skb);
1587                         sky2->tx_next = RING_NEXT(idx, TX_RING_SIZE);
1588                 }
1589         }
1590
1591         sky2->tx_cons = idx;
1592         smp_mb();
1593
1594         if (tx_avail(sky2) > MAX_SKB_TX_LE + 4)
1595                 netif_wake_queue(dev);
1596 }
1597
1598 /* Cleanup all untransmitted buffers, assume transmitter not running */
1599 static void sky2_tx_clean(struct net_device *dev)
1600 {
1601         struct sky2_port *sky2 = netdev_priv(dev);
1602
1603         netif_tx_lock_bh(dev);
1604         sky2_tx_complete(sky2, sky2->tx_prod);
1605         netif_tx_unlock_bh(dev);
1606 }
1607
1608 /* Network shutdown */
1609 static int sky2_down(struct net_device *dev)
1610 {
1611         struct sky2_port *sky2 = netdev_priv(dev);
1612         struct sky2_hw *hw = sky2->hw;
1613         unsigned port = sky2->port;
1614         u16 ctrl;
1615         u32 imask;
1616
1617         /* Never really got started! */
1618         if (!sky2->tx_le)
1619                 return 0;
1620
1621         if (netif_msg_ifdown(sky2))
1622                 printk(KERN_INFO PFX "%s: disabling interface\n", dev->name);
1623
1624         /* Stop more packets from being queued */
1625         netif_stop_queue(dev);
1626
1627         /* Disable port IRQ */
1628         imask = sky2_read32(hw, B0_IMSK);
1629         imask &= ~portirq_msk[port];
1630         sky2_write32(hw, B0_IMSK, imask);
1631
1632         sky2_gmac_reset(hw, port);
1633
1634         /* Stop transmitter */
1635         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_STOP);
1636         sky2_read32(hw, Q_ADDR(txqaddr[port], Q_CSR));
1637
1638         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL),
1639                      RB_RST_SET | RB_DIS_OP_MD);
1640
1641         ctrl = gma_read16(hw, port, GM_GP_CTRL);
1642         ctrl &= ~(GM_GPCR_TX_ENA | GM_GPCR_RX_ENA);
1643         gma_write16(hw, port, GM_GP_CTRL, ctrl);
1644
1645         sky2_write8(hw, SK_REG(port, GPHY_CTRL), GPC_RST_SET);
1646
1647         /* Workaround shared GMAC reset */
1648         if (!(hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0
1649               && port == 0 && hw->dev[1] && netif_running(hw->dev[1])))
1650                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_RST_SET);
1651
1652         /* Disable Force Sync bit and Enable Alloc bit */
1653         sky2_write8(hw, SK_REG(port, TXA_CTRL),
1654                     TXA_DIS_FSYNC | TXA_DIS_ALLOC | TXA_STOP_RC);
1655
1656         /* Stop Interval Timer and Limit Counter of Tx Arbiter */
1657         sky2_write32(hw, SK_REG(port, TXA_ITI_INI), 0L);
1658         sky2_write32(hw, SK_REG(port, TXA_LIM_INI), 0L);
1659
1660         /* Reset the PCI FIFO of the async Tx queue */
1661         sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR),
1662                      BMU_RST_SET | BMU_FIFO_RST);
1663
1664         /* Reset the Tx prefetch units */
1665         sky2_write32(hw, Y2_QADDR(txqaddr[port], PREF_UNIT_CTRL),
1666                      PREF_UNIT_RST_SET);
1667
1668         sky2_write32(hw, RB_ADDR(txqaddr[port], RB_CTRL), RB_RST_SET);
1669
1670         sky2_rx_stop(sky2);
1671
1672         sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_RST_SET);
1673         sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_RST_SET);
1674
1675         sky2_phy_power(hw, port, 0);
1676
1677         netif_carrier_off(dev);
1678
1679         /* turn off LED's */
1680         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
1681
1682         synchronize_irq(hw->pdev->irq);
1683
1684         sky2_tx_clean(dev);
1685         sky2_rx_clean(sky2);
1686
1687         pci_free_consistent(hw->pdev, RX_LE_BYTES,
1688                             sky2->rx_le, sky2->rx_le_map);
1689         kfree(sky2->rx_ring);
1690
1691         pci_free_consistent(hw->pdev,
1692                             TX_RING_SIZE * sizeof(struct sky2_tx_le),
1693                             sky2->tx_le, sky2->tx_le_map);
1694         kfree(sky2->tx_ring);
1695
1696         sky2->tx_le = NULL;
1697         sky2->rx_le = NULL;
1698
1699         sky2->rx_ring = NULL;
1700         sky2->tx_ring = NULL;
1701
1702         return 0;
1703 }
1704
1705 static u16 sky2_phy_speed(const struct sky2_hw *hw, u16 aux)
1706 {
1707         if (!sky2_is_copper(hw))
1708                 return SPEED_1000;
1709
1710         if (hw->chip_id == CHIP_ID_YUKON_FE)
1711                 return (aux & PHY_M_PS_SPEED_100) ? SPEED_100 : SPEED_10;
1712
1713         switch (aux & PHY_M_PS_SPEED_MSK) {
1714         case PHY_M_PS_SPEED_1000:
1715                 return SPEED_1000;
1716         case PHY_M_PS_SPEED_100:
1717                 return SPEED_100;
1718         default:
1719                 return SPEED_10;
1720         }
1721 }
1722
1723 static void sky2_link_up(struct sky2_port *sky2)
1724 {
1725         struct sky2_hw *hw = sky2->hw;
1726         unsigned port = sky2->port;
1727         u16 reg;
1728         static const char *fc_name[] = {
1729                 [FC_NONE]       = "none",
1730                 [FC_TX]         = "tx",
1731                 [FC_RX]         = "rx",
1732                 [FC_BOTH]       = "both",
1733         };
1734
1735         /* enable Rx/Tx */
1736         reg = gma_read16(hw, port, GM_GP_CTRL);
1737         reg |= GM_GPCR_RX_ENA | GM_GPCR_TX_ENA;
1738         gma_write16(hw, port, GM_GP_CTRL, reg);
1739
1740         gm_phy_write(hw, port, PHY_MARV_INT_MASK, PHY_M_DEF_MSK);
1741
1742         netif_carrier_on(sky2->netdev);
1743
1744         /* Turn on link LED */
1745         sky2_write8(hw, SK_REG(port, LNK_LED_REG),
1746                     LINKLED_ON | LINKLED_BLINK_OFF | LINKLED_LINKSYNC_OFF);
1747
1748         if (hw->chip_id == CHIP_ID_YUKON_XL
1749             || hw->chip_id == CHIP_ID_YUKON_EC_U
1750             || hw->chip_id == CHIP_ID_YUKON_EX) {
1751                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
1752                 u16 led = PHY_M_LEDC_LOS_CTRL(1);       /* link active */
1753
1754                 switch(sky2->speed) {
1755                 case SPEED_10:
1756                         led |= PHY_M_LEDC_INIT_CTRL(7);
1757                         break;
1758
1759                 case SPEED_100:
1760                         led |= PHY_M_LEDC_STA1_CTRL(7);
1761                         break;
1762
1763                 case SPEED_1000:
1764                         led |= PHY_M_LEDC_STA0_CTRL(7);
1765                         break;
1766                 }
1767
1768                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
1769                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, led);
1770                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
1771         }
1772
1773         if (netif_msg_link(sky2))
1774                 printk(KERN_INFO PFX
1775                        "%s: Link is up at %d Mbps, %s duplex, flow control %s\n",
1776                        sky2->netdev->name, sky2->speed,
1777                        sky2->duplex == DUPLEX_FULL ? "full" : "half",
1778                        fc_name[sky2->flow_status]);
1779 }
1780
1781 static void sky2_link_down(struct sky2_port *sky2)
1782 {
1783         struct sky2_hw *hw = sky2->hw;
1784         unsigned port = sky2->port;
1785         u16 reg;
1786
1787         gm_phy_write(hw, port, PHY_MARV_INT_MASK, 0);
1788
1789         reg = gma_read16(hw, port, GM_GP_CTRL);
1790         reg &= ~(GM_GPCR_RX_ENA | GM_GPCR_TX_ENA);
1791         gma_write16(hw, port, GM_GP_CTRL, reg);
1792
1793         netif_carrier_off(sky2->netdev);
1794
1795         /* Turn on link LED */
1796         sky2_write8(hw, SK_REG(port, LNK_LED_REG), LINKLED_OFF);
1797
1798         if (netif_msg_link(sky2))
1799                 printk(KERN_INFO PFX "%s: Link is down.\n", sky2->netdev->name);
1800
1801         sky2_phy_init(hw, port);
1802 }
1803
1804 static enum flow_control sky2_flow(int rx, int tx)
1805 {
1806         if (rx)
1807                 return tx ? FC_BOTH : FC_RX;
1808         else
1809                 return tx ? FC_TX : FC_NONE;
1810 }
1811
1812 static int sky2_autoneg_done(struct sky2_port *sky2, u16 aux)
1813 {
1814         struct sky2_hw *hw = sky2->hw;
1815         unsigned port = sky2->port;
1816         u16 advert, lpa;
1817
1818         advert = gm_phy_read(hw, port, PHY_MARV_AUNE_ADV);
1819         lpa = gm_phy_read(hw, port, PHY_MARV_AUNE_LP);
1820         if (lpa & PHY_M_AN_RF) {
1821                 printk(KERN_ERR PFX "%s: remote fault", sky2->netdev->name);
1822                 return -1;
1823         }
1824
1825         if (!(aux & PHY_M_PS_SPDUP_RES)) {
1826                 printk(KERN_ERR PFX "%s: speed/duplex mismatch",
1827                        sky2->netdev->name);
1828                 return -1;
1829         }
1830
1831         sky2->speed = sky2_phy_speed(hw, aux);
1832         sky2->duplex = (aux & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1833
1834         /* Since the pause result bits seem to in different positions on
1835          * different chips. look at registers.
1836          */
1837         if (!sky2_is_copper(hw)) {
1838                 /* Shift for bits in fiber PHY */
1839                 advert &= ~(ADVERTISE_PAUSE_CAP|ADVERTISE_PAUSE_ASYM);
1840                 lpa &= ~(LPA_PAUSE_CAP|LPA_PAUSE_ASYM);
1841
1842                 if (advert & ADVERTISE_1000XPAUSE)
1843                         advert |= ADVERTISE_PAUSE_CAP;
1844                 if (advert & ADVERTISE_1000XPSE_ASYM)
1845                         advert |= ADVERTISE_PAUSE_ASYM;
1846                 if (lpa & LPA_1000XPAUSE)
1847                         lpa |= LPA_PAUSE_CAP;
1848                 if (lpa & LPA_1000XPAUSE_ASYM)
1849                         lpa |= LPA_PAUSE_ASYM;
1850         }
1851
1852         sky2->flow_status = FC_NONE;
1853         if (advert & ADVERTISE_PAUSE_CAP) {
1854                 if (lpa & LPA_PAUSE_CAP)
1855                         sky2->flow_status = FC_BOTH;
1856                 else if (advert & ADVERTISE_PAUSE_ASYM)
1857                         sky2->flow_status = FC_RX;
1858         } else if (advert & ADVERTISE_PAUSE_ASYM) {
1859                 if ((lpa & LPA_PAUSE_CAP) && (lpa & LPA_PAUSE_ASYM))
1860                         sky2->flow_status = FC_TX;
1861         }
1862
1863         if (sky2->duplex == DUPLEX_HALF && sky2->speed < SPEED_1000
1864             && !(hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX))
1865                 sky2->flow_status = FC_NONE;
1866
1867         if (sky2->flow_status & FC_TX)
1868                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_ON);
1869         else
1870                 sky2_write8(hw, SK_REG(port, GMAC_CTRL), GMC_PAUSE_OFF);
1871
1872         return 0;
1873 }
1874
1875 /* Interrupt from PHY */
1876 static void sky2_phy_intr(struct sky2_hw *hw, unsigned port)
1877 {
1878         struct net_device *dev = hw->dev[port];
1879         struct sky2_port *sky2 = netdev_priv(dev);
1880         u16 istatus, phystat;
1881
1882         if (!netif_running(dev))
1883                 return;
1884
1885         spin_lock(&sky2->phy_lock);
1886         istatus = gm_phy_read(hw, port, PHY_MARV_INT_STAT);
1887         phystat = gm_phy_read(hw, port, PHY_MARV_PHY_STAT);
1888
1889         if (netif_msg_intr(sky2))
1890                 printk(KERN_INFO PFX "%s: phy interrupt status 0x%x 0x%x\n",
1891                        sky2->netdev->name, istatus, phystat);
1892
1893         if (sky2->autoneg == AUTONEG_ENABLE && (istatus & PHY_M_IS_AN_COMPL)) {
1894                 if (sky2_autoneg_done(sky2, phystat) == 0)
1895                         sky2_link_up(sky2);
1896                 goto out;
1897         }
1898
1899         if (istatus & PHY_M_IS_LSP_CHANGE)
1900                 sky2->speed = sky2_phy_speed(hw, phystat);
1901
1902         if (istatus & PHY_M_IS_DUP_CHANGE)
1903                 sky2->duplex =
1904                     (phystat & PHY_M_PS_FULL_DUP) ? DUPLEX_FULL : DUPLEX_HALF;
1905
1906         if (istatus & PHY_M_IS_LST_CHANGE) {
1907                 if (phystat & PHY_M_PS_LINK_UP)
1908                         sky2_link_up(sky2);
1909                 else
1910                         sky2_link_down(sky2);
1911         }
1912 out:
1913         spin_unlock(&sky2->phy_lock);
1914 }
1915
1916 /* Transmit timeout is only called if we are running, carrier is up
1917  * and tx queue is full (stopped).
1918  */
1919 static void sky2_tx_timeout(struct net_device *dev)
1920 {
1921         struct sky2_port *sky2 = netdev_priv(dev);
1922         struct sky2_hw *hw = sky2->hw;
1923
1924         if (netif_msg_timer(sky2))
1925                 printk(KERN_ERR PFX "%s: tx timeout\n", dev->name);
1926
1927         printk(KERN_DEBUG PFX "%s: transmit ring %u .. %u report=%u done=%u\n",
1928                dev->name, sky2->tx_cons, sky2->tx_prod,
1929                sky2_read16(hw, sky2->port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
1930                sky2_read16(hw, Q_ADDR(txqaddr[sky2->port], Q_DONE)));
1931
1932         /* can't restart safely under softirq */
1933         schedule_work(&hw->restart_work);
1934 }
1935
1936 static int sky2_change_mtu(struct net_device *dev, int new_mtu)
1937 {
1938         struct sky2_port *sky2 = netdev_priv(dev);
1939         struct sky2_hw *hw = sky2->hw;
1940         unsigned port = sky2->port;
1941         int err;
1942         u16 ctl, mode;
1943         u32 imask;
1944
1945         if (new_mtu < ETH_ZLEN || new_mtu > ETH_JUMBO_MTU)
1946                 return -EINVAL;
1947
1948         if (new_mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_FE)
1949                 return -EINVAL;
1950
1951         if (!netif_running(dev)) {
1952                 dev->mtu = new_mtu;
1953                 return 0;
1954         }
1955
1956         imask = sky2_read32(hw, B0_IMSK);
1957         sky2_write32(hw, B0_IMSK, 0);
1958
1959         dev->trans_start = jiffies;     /* prevent tx timeout */
1960         netif_stop_queue(dev);
1961         netif_poll_disable(hw->dev[0]);
1962
1963         synchronize_irq(hw->pdev->irq);
1964
1965         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX)
1966                 sky2_set_tx_stfwd(hw, port);
1967
1968         ctl = gma_read16(hw, port, GM_GP_CTRL);
1969         gma_write16(hw, port, GM_GP_CTRL, ctl & ~GM_GPCR_RX_ENA);
1970         sky2_rx_stop(sky2);
1971         sky2_rx_clean(sky2);
1972
1973         dev->mtu = new_mtu;
1974
1975         mode = DATA_BLIND_VAL(DATA_BLIND_DEF) |
1976                 GM_SMOD_VLAN_ENA | IPG_DATA_VAL(IPG_DATA_DEF);
1977
1978         if (dev->mtu > ETH_DATA_LEN)
1979                 mode |= GM_SMOD_JUMBO_ENA;
1980
1981         gma_write16(hw, port, GM_SERIAL_MODE, mode);
1982
1983         sky2_write8(hw, RB_ADDR(rxqaddr[port], RB_CTRL), RB_ENA_OP_MD);
1984
1985         err = sky2_rx_start(sky2);
1986         sky2_write32(hw, B0_IMSK, imask);
1987
1988         if (err)
1989                 dev_close(dev);
1990         else {
1991                 gma_write16(hw, port, GM_GP_CTRL, ctl);
1992
1993                 netif_poll_enable(hw->dev[0]);
1994                 netif_wake_queue(dev);
1995         }
1996
1997         return err;
1998 }
1999
2000 /* For small just reuse existing skb for next receive */
2001 static struct sk_buff *receive_copy(struct sky2_port *sky2,
2002                                     const struct rx_ring_info *re,
2003                                     unsigned length)
2004 {
2005         struct sk_buff *skb;
2006
2007         skb = netdev_alloc_skb(sky2->netdev, length + 2);
2008         if (likely(skb)) {
2009                 skb_reserve(skb, 2);
2010                 pci_dma_sync_single_for_cpu(sky2->hw->pdev, re->data_addr,
2011                                             length, PCI_DMA_FROMDEVICE);
2012                 skb_copy_from_linear_data(re->skb, skb->data, length);
2013                 skb->ip_summed = re->skb->ip_summed;
2014                 skb->csum = re->skb->csum;
2015                 pci_dma_sync_single_for_device(sky2->hw->pdev, re->data_addr,
2016                                                length, PCI_DMA_FROMDEVICE);
2017                 re->skb->ip_summed = CHECKSUM_NONE;
2018                 skb_put(skb, length);
2019         }
2020         return skb;
2021 }
2022
2023 /* Adjust length of skb with fragments to match received data */
2024 static void skb_put_frags(struct sk_buff *skb, unsigned int hdr_space,
2025                           unsigned int length)
2026 {
2027         int i, num_frags;
2028         unsigned int size;
2029
2030         /* put header into skb */
2031         size = min(length, hdr_space);
2032         skb->tail += size;
2033         skb->len += size;
2034         length -= size;
2035
2036         num_frags = skb_shinfo(skb)->nr_frags;
2037         for (i = 0; i < num_frags; i++) {
2038                 skb_frag_t *frag = &skb_shinfo(skb)->frags[i];
2039
2040                 if (length == 0) {
2041                         /* don't need this page */
2042                         __free_page(frag->page);
2043                         --skb_shinfo(skb)->nr_frags;
2044                 } else {
2045                         size = min(length, (unsigned) PAGE_SIZE);
2046
2047                         frag->size = size;
2048                         skb->data_len += size;
2049                         skb->truesize += size;
2050                         skb->len += size;
2051                         length -= size;
2052                 }
2053         }
2054 }
2055
2056 /* Normal packet - take skb from ring element and put in a new one  */
2057 static struct sk_buff *receive_new(struct sky2_port *sky2,
2058                                    struct rx_ring_info *re,
2059                                    unsigned int length)
2060 {
2061         struct sk_buff *skb, *nskb;
2062         unsigned hdr_space = sky2->rx_data_size;
2063
2064         pr_debug(PFX "receive new length=%d\n", length);
2065
2066         /* Don't be tricky about reusing pages (yet) */
2067         nskb = sky2_rx_alloc(sky2);
2068         if (unlikely(!nskb))
2069                 return NULL;
2070
2071         skb = re->skb;
2072         sky2_rx_unmap_skb(sky2->hw->pdev, re);
2073
2074         prefetch(skb->data);
2075         re->skb = nskb;
2076         sky2_rx_map_skb(sky2->hw->pdev, re, hdr_space);
2077
2078         if (skb_shinfo(skb)->nr_frags)
2079                 skb_put_frags(skb, hdr_space, length);
2080         else
2081                 skb_put(skb, length);
2082         return skb;
2083 }
2084
2085 /*
2086  * Receive one packet.
2087  * For larger packets, get new buffer.
2088  */
2089 static struct sk_buff *sky2_receive(struct net_device *dev,
2090                                     u16 length, u32 status)
2091 {
2092         struct sky2_port *sky2 = netdev_priv(dev);
2093         struct rx_ring_info *re = sky2->rx_ring + sky2->rx_next;
2094         struct sk_buff *skb = NULL;
2095
2096         if (unlikely(netif_msg_rx_status(sky2)))
2097                 printk(KERN_DEBUG PFX "%s: rx slot %u status 0x%x len %d\n",
2098                        dev->name, sky2->rx_next, status, length);
2099
2100         sky2->rx_next = (sky2->rx_next + 1) % sky2->rx_pending;
2101         prefetch(sky2->rx_ring + sky2->rx_next);
2102
2103         if (status & GMR_FS_ANY_ERR)
2104                 goto error;
2105
2106         if (!(status & GMR_FS_RX_OK))
2107                 goto resubmit;
2108
2109         if (length < copybreak)
2110                 skb = receive_copy(sky2, re, length);
2111         else
2112                 skb = receive_new(sky2, re, length);
2113 resubmit:
2114         sky2_rx_submit(sky2, re);
2115
2116         return skb;
2117
2118 error:
2119         ++sky2->net_stats.rx_errors;
2120         if (status & GMR_FS_RX_FF_OV) {
2121                 sky2->net_stats.rx_over_errors++;
2122                 goto resubmit;
2123         }
2124
2125         if (netif_msg_rx_err(sky2) && net_ratelimit())
2126                 printk(KERN_INFO PFX "%s: rx error, status 0x%x length %d\n",
2127                        dev->name, status, length);
2128
2129         if (status & (GMR_FS_LONG_ERR | GMR_FS_UN_SIZE))
2130                 sky2->net_stats.rx_length_errors++;
2131         if (status & GMR_FS_FRAGMENT)
2132                 sky2->net_stats.rx_frame_errors++;
2133         if (status & GMR_FS_CRC_ERR)
2134                 sky2->net_stats.rx_crc_errors++;
2135
2136         goto resubmit;
2137 }
2138
2139 /* Transmit complete */
2140 static inline void sky2_tx_done(struct net_device *dev, u16 last)
2141 {
2142         struct sky2_port *sky2 = netdev_priv(dev);
2143
2144         if (netif_running(dev)) {
2145                 netif_tx_lock(dev);
2146                 sky2_tx_complete(sky2, last);
2147                 netif_tx_unlock(dev);
2148         }
2149 }
2150
2151 /* Process status response ring */
2152 static int sky2_status_intr(struct sky2_hw *hw, int to_do)
2153 {
2154         int work_done = 0;
2155         unsigned rx[2] = { 0, 0 };
2156         u16 hwidx = sky2_read16(hw, STAT_PUT_IDX);
2157
2158         rmb();
2159
2160         while (hw->st_idx != hwidx) {
2161                 struct sky2_port *sky2;
2162                 struct sky2_status_le *le  = hw->st_le + hw->st_idx;
2163                 unsigned port = le->css & CSS_LINK_BIT;
2164                 struct net_device *dev;
2165                 struct sk_buff *skb;
2166                 u32 status;
2167                 u16 length;
2168
2169                 hw->st_idx = RING_NEXT(hw->st_idx, STATUS_RING_SIZE);
2170
2171                 dev = hw->dev[port];
2172                 sky2 = netdev_priv(dev);
2173                 length = le16_to_cpu(le->length);
2174                 status = le32_to_cpu(le->status);
2175
2176                 switch (le->opcode & ~HW_OWNER) {
2177                 case OP_RXSTAT:
2178                         ++rx[port];
2179                         skb = sky2_receive(dev, length, status);
2180                         if (unlikely(!skb)) {
2181                                 sky2->net_stats.rx_dropped++;
2182                                 break;
2183                         }
2184
2185                         /* This chip reports checksum status differently */
2186                         if (hw->chip_id == CHIP_ID_YUKON_EX) {
2187                                 if (sky2->rx_csum &&
2188                                     (le->css & (CSS_ISIPV4 | CSS_ISIPV6)) &&
2189                                     (le->css & CSS_TCPUDPCSOK))
2190                                         skb->ip_summed = CHECKSUM_UNNECESSARY;
2191                                 else
2192                                         skb->ip_summed = CHECKSUM_NONE;
2193                         }
2194
2195                         skb->protocol = eth_type_trans(skb, dev);
2196                         sky2->net_stats.rx_packets++;
2197                         sky2->net_stats.rx_bytes += skb->len;
2198                         dev->last_rx = jiffies;
2199
2200 #ifdef SKY2_VLAN_TAG_USED
2201                         if (sky2->vlgrp && (status & GMR_FS_VLAN)) {
2202                                 vlan_hwaccel_receive_skb(skb,
2203                                                          sky2->vlgrp,
2204                                                          be16_to_cpu(sky2->rx_tag));
2205                         } else
2206 #endif
2207                                 netif_receive_skb(skb);
2208
2209                         /* Stop after net poll weight */
2210                         if (++work_done >= to_do)
2211                                 goto exit_loop;
2212                         break;
2213
2214 #ifdef SKY2_VLAN_TAG_USED
2215                 case OP_RXVLAN:
2216                         sky2->rx_tag = length;
2217                         break;
2218
2219                 case OP_RXCHKSVLAN:
2220                         sky2->rx_tag = length;
2221                         /* fall through */
2222 #endif
2223                 case OP_RXCHKS:
2224                         if (!sky2->rx_csum)
2225                                 break;
2226
2227                         if (hw->chip_id == CHIP_ID_YUKON_EX)
2228                                 break;
2229
2230                         /* Both checksum counters are programmed to start at
2231                          * the same offset, so unless there is a problem they
2232                          * should match. This failure is an early indication that
2233                          * hardware receive checksumming won't work.
2234                          */
2235                         if (likely(status >> 16 == (status & 0xffff))) {
2236                                 skb = sky2->rx_ring[sky2->rx_next].skb;
2237                                 skb->ip_summed = CHECKSUM_COMPLETE;
2238                                 skb->csum = status & 0xffff;
2239                         } else {
2240                                 printk(KERN_NOTICE PFX "%s: hardware receive "
2241                                        "checksum problem (status = %#x)\n",
2242                                        dev->name, status);
2243                                 sky2->rx_csum = 0;
2244                                 sky2_write32(sky2->hw,
2245                                              Q_ADDR(rxqaddr[port], Q_CSR),
2246                                              BMU_DIS_RX_CHKSUM);
2247                         }
2248                         break;
2249
2250                 case OP_TXINDEXLE:
2251                         /* TX index reports status for both ports */
2252                         BUILD_BUG_ON(TX_RING_SIZE > 0x1000);
2253                         sky2_tx_done(hw->dev[0], status & 0xfff);
2254                         if (hw->dev[1])
2255                                 sky2_tx_done(hw->dev[1],
2256                                      ((status >> 24) & 0xff)
2257                                              | (u16)(length & 0xf) << 8);
2258                         break;
2259
2260                 default:
2261                         if (net_ratelimit())
2262                                 printk(KERN_WARNING PFX
2263                                        "unknown status opcode 0x%x\n", le->opcode);
2264                 }
2265         }
2266
2267         /* Fully processed status ring so clear irq */
2268         sky2_write32(hw, STAT_CTRL, SC_STAT_CLR_IRQ);
2269
2270 exit_loop:
2271         if (rx[0])
2272                 sky2_rx_update(netdev_priv(hw->dev[0]), Q_R1);
2273
2274         if (rx[1])
2275                 sky2_rx_update(netdev_priv(hw->dev[1]), Q_R2);
2276
2277         return work_done;
2278 }
2279
2280 static void sky2_hw_error(struct sky2_hw *hw, unsigned port, u32 status)
2281 {
2282         struct net_device *dev = hw->dev[port];
2283
2284         if (net_ratelimit())
2285                 printk(KERN_INFO PFX "%s: hw error interrupt status 0x%x\n",
2286                        dev->name, status);
2287
2288         if (status & Y2_IS_PAR_RD1) {
2289                 if (net_ratelimit())
2290                         printk(KERN_ERR PFX "%s: ram data read parity error\n",
2291                                dev->name);
2292                 /* Clear IRQ */
2293                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_RD_PERR);
2294         }
2295
2296         if (status & Y2_IS_PAR_WR1) {
2297                 if (net_ratelimit())
2298                         printk(KERN_ERR PFX "%s: ram data write parity error\n",
2299                                dev->name);
2300
2301                 sky2_write16(hw, RAM_BUFFER(port, B3_RI_CTRL), RI_CLR_WR_PERR);
2302         }
2303
2304         if (status & Y2_IS_PAR_MAC1) {
2305                 if (net_ratelimit())
2306                         printk(KERN_ERR PFX "%s: MAC parity error\n", dev->name);
2307                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_PE);
2308         }
2309
2310         if (status & Y2_IS_PAR_RX1) {
2311                 if (net_ratelimit())
2312                         printk(KERN_ERR PFX "%s: RX parity error\n", dev->name);
2313                 sky2_write32(hw, Q_ADDR(rxqaddr[port], Q_CSR), BMU_CLR_IRQ_PAR);
2314         }
2315
2316         if (status & Y2_IS_TCP_TXA1) {
2317                 if (net_ratelimit())
2318                         printk(KERN_ERR PFX "%s: TCP segmentation error\n",
2319                                dev->name);
2320                 sky2_write32(hw, Q_ADDR(txqaddr[port], Q_CSR), BMU_CLR_IRQ_TCP);
2321         }
2322 }
2323
2324 static void sky2_hw_intr(struct sky2_hw *hw)
2325 {
2326         u32 status = sky2_read32(hw, B0_HWE_ISRC);
2327
2328         if (status & Y2_IS_TIST_OV)
2329                 sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2330
2331         if (status & (Y2_IS_MST_ERR | Y2_IS_IRQ_STAT)) {
2332                 u16 pci_err;
2333
2334                 pci_err = sky2_pci_read16(hw, PCI_STATUS);
2335                 if (net_ratelimit())
2336                         dev_err(&hw->pdev->dev, "PCI hardware error (0x%x)\n",
2337                                 pci_err);
2338
2339                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2340                 sky2_pci_write16(hw, PCI_STATUS,
2341                                  pci_err | PCI_STATUS_ERROR_BITS);
2342                 sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2343         }
2344
2345         if (status & Y2_IS_PCI_EXP) {
2346                 /* PCI-Express uncorrectable Error occurred */
2347                 u32 pex_err;
2348
2349                 pex_err = sky2_pci_read32(hw, PEX_UNC_ERR_STAT);
2350
2351                 if (net_ratelimit())
2352                         dev_err(&hw->pdev->dev, "PCI Express error (0x%x)\n",
2353                                 pex_err);
2354
2355                 /* clear the interrupt */
2356                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2357                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT,
2358                                        0xffffffffUL);
2359                 sky2_write32(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2360
2361                 if (pex_err & PEX_FATAL_ERRORS) {
2362                         u32 hwmsk = sky2_read32(hw, B0_HWE_IMSK);
2363                         hwmsk &= ~Y2_IS_PCI_EXP;
2364                         sky2_write32(hw, B0_HWE_IMSK, hwmsk);
2365                 }
2366         }
2367
2368         if (status & Y2_HWE_L1_MASK)
2369                 sky2_hw_error(hw, 0, status);
2370         status >>= 8;
2371         if (status & Y2_HWE_L1_MASK)
2372                 sky2_hw_error(hw, 1, status);
2373 }
2374
2375 static void sky2_mac_intr(struct sky2_hw *hw, unsigned port)
2376 {
2377         struct net_device *dev = hw->dev[port];
2378         struct sky2_port *sky2 = netdev_priv(dev);
2379         u8 status = sky2_read8(hw, SK_REG(port, GMAC_IRQ_SRC));
2380
2381         if (netif_msg_intr(sky2))
2382                 printk(KERN_INFO PFX "%s: mac interrupt status 0x%x\n",
2383                        dev->name, status);
2384
2385         if (status & GM_IS_RX_CO_OV)
2386                 gma_read16(hw, port, GM_RX_IRQ_SRC);
2387
2388         if (status & GM_IS_TX_CO_OV)
2389                 gma_read16(hw, port, GM_TX_IRQ_SRC);
2390
2391         if (status & GM_IS_RX_FF_OR) {
2392                 ++sky2->net_stats.rx_fifo_errors;
2393                 sky2_write8(hw, SK_REG(port, RX_GMF_CTRL_T), GMF_CLI_RX_FO);
2394         }
2395
2396         if (status & GM_IS_TX_FF_UR) {
2397                 ++sky2->net_stats.tx_fifo_errors;
2398                 sky2_write8(hw, SK_REG(port, TX_GMF_CTRL_T), GMF_CLI_TX_FU);
2399         }
2400 }
2401
2402 /* This should never happen it is a bug. */
2403 static void sky2_le_error(struct sky2_hw *hw, unsigned port,
2404                           u16 q, unsigned ring_size)
2405 {
2406         struct net_device *dev = hw->dev[port];
2407         struct sky2_port *sky2 = netdev_priv(dev);
2408         unsigned idx;
2409         const u64 *le = (q == Q_R1 || q == Q_R2)
2410                 ? (u64 *) sky2->rx_le : (u64 *) sky2->tx_le;
2411
2412         idx = sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_GET_IDX));
2413         printk(KERN_ERR PFX "%s: descriptor error q=%#x get=%u [%llx] put=%u\n",
2414                dev->name, (unsigned) q, idx, (unsigned long long) le[idx],
2415                (unsigned) sky2_read16(hw, Y2_QADDR(q, PREF_UNIT_PUT_IDX)));
2416
2417         sky2_write32(hw, Q_ADDR(q, Q_CSR), BMU_CLR_IRQ_CHK);
2418 }
2419
2420 /* If idle then force a fake soft NAPI poll once a second
2421  * to work around cases where sharing an edge triggered interrupt.
2422  */
2423 static inline void sky2_idle_start(struct sky2_hw *hw)
2424 {
2425         if (idle_timeout > 0)
2426                 mod_timer(&hw->idle_timer,
2427                           jiffies + msecs_to_jiffies(idle_timeout));
2428 }
2429
2430 static void sky2_idle(unsigned long arg)
2431 {
2432         struct sky2_hw *hw = (struct sky2_hw *) arg;
2433         struct net_device *dev = hw->dev[0];
2434
2435         if (__netif_rx_schedule_prep(dev))
2436                 __netif_rx_schedule(dev);
2437
2438         mod_timer(&hw->idle_timer, jiffies + msecs_to_jiffies(idle_timeout));
2439 }
2440
2441 /* Hardware/software error handling */
2442 static void sky2_err_intr(struct sky2_hw *hw, u32 status)
2443 {
2444         if (net_ratelimit())
2445                 dev_warn(&hw->pdev->dev, "error interrupt status=%#x\n", status);
2446
2447         if (status & Y2_IS_HW_ERR)
2448                 sky2_hw_intr(hw);
2449
2450         if (status & Y2_IS_IRQ_MAC1)
2451                 sky2_mac_intr(hw, 0);
2452
2453         if (status & Y2_IS_IRQ_MAC2)
2454                 sky2_mac_intr(hw, 1);
2455
2456         if (status & Y2_IS_CHK_RX1)
2457                 sky2_le_error(hw, 0, Q_R1, RX_LE_SIZE);
2458
2459         if (status & Y2_IS_CHK_RX2)
2460                 sky2_le_error(hw, 1, Q_R2, RX_LE_SIZE);
2461
2462         if (status & Y2_IS_CHK_TXA1)
2463                 sky2_le_error(hw, 0, Q_XA1, TX_RING_SIZE);
2464
2465         if (status & Y2_IS_CHK_TXA2)
2466                 sky2_le_error(hw, 1, Q_XA2, TX_RING_SIZE);
2467 }
2468
2469 static int sky2_poll(struct net_device *dev0, int *budget)
2470 {
2471         struct sky2_hw *hw = ((struct sky2_port *) netdev_priv(dev0))->hw;
2472         int work_done;
2473         u32 status = sky2_read32(hw, B0_Y2_SP_EISR);
2474
2475         if (unlikely(status & Y2_IS_ERROR))
2476                 sky2_err_intr(hw, status);
2477
2478         if (status & Y2_IS_IRQ_PHY1)
2479                 sky2_phy_intr(hw, 0);
2480
2481         if (status & Y2_IS_IRQ_PHY2)
2482                 sky2_phy_intr(hw, 1);
2483
2484         work_done = sky2_status_intr(hw, min(dev0->quota, *budget));
2485         *budget -= work_done;
2486         dev0->quota -= work_done;
2487
2488         /* More work? */
2489         if (hw->st_idx != sky2_read16(hw, STAT_PUT_IDX))
2490                 return 1;
2491
2492         /* Bug/Errata workaround?
2493          * Need to kick the TX irq moderation timer.
2494          */
2495         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_START) {
2496                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
2497                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2498         }
2499         netif_rx_complete(dev0);
2500
2501         sky2_read32(hw, B0_Y2_SP_LISR);
2502         return 0;
2503 }
2504
2505 static irqreturn_t sky2_intr(int irq, void *dev_id)
2506 {
2507         struct sky2_hw *hw = dev_id;
2508         struct net_device *dev0 = hw->dev[0];
2509         u32 status;
2510
2511         /* Reading this mask interrupts as side effect */
2512         status = sky2_read32(hw, B0_Y2_SP_ISRC2);
2513         if (status == 0 || status == ~0)
2514                 return IRQ_NONE;
2515
2516         prefetch(&hw->st_le[hw->st_idx]);
2517         if (likely(__netif_rx_schedule_prep(dev0)))
2518                 __netif_rx_schedule(dev0);
2519
2520         return IRQ_HANDLED;
2521 }
2522
2523 #ifdef CONFIG_NET_POLL_CONTROLLER
2524 static void sky2_netpoll(struct net_device *dev)
2525 {
2526         struct sky2_port *sky2 = netdev_priv(dev);
2527         struct net_device *dev0 = sky2->hw->dev[0];
2528
2529         if (netif_running(dev) && __netif_rx_schedule_prep(dev0))
2530                 __netif_rx_schedule(dev0);
2531 }
2532 #endif
2533
2534 /* Chip internal frequency for clock calculations */
2535 static inline u32 sky2_mhz(const struct sky2_hw *hw)
2536 {
2537         switch (hw->chip_id) {
2538         case CHIP_ID_YUKON_EC:
2539         case CHIP_ID_YUKON_EC_U:
2540         case CHIP_ID_YUKON_EX:
2541                 return 125;     /* 125 Mhz */
2542         case CHIP_ID_YUKON_FE:
2543                 return 100;     /* 100 Mhz */
2544         default:                /* YUKON_XL */
2545                 return 156;     /* 156 Mhz */
2546         }
2547 }
2548
2549 static inline u32 sky2_us2clk(const struct sky2_hw *hw, u32 us)
2550 {
2551         return sky2_mhz(hw) * us;
2552 }
2553
2554 static inline u32 sky2_clk2us(const struct sky2_hw *hw, u32 clk)
2555 {
2556         return clk / sky2_mhz(hw);
2557 }
2558
2559
2560 static int __devinit sky2_init(struct sky2_hw *hw)
2561 {
2562         u8 t8;
2563
2564         /* Enable all clocks */
2565         sky2_pci_write32(hw, PCI_DEV_REG3, 0);
2566
2567         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2568
2569         hw->chip_id = sky2_read8(hw, B2_CHIP_ID);
2570         if (hw->chip_id < CHIP_ID_YUKON_XL || hw->chip_id > CHIP_ID_YUKON_FE) {
2571                 dev_err(&hw->pdev->dev, "unsupported chip type 0x%x\n",
2572                         hw->chip_id);
2573                 return -EOPNOTSUPP;
2574         }
2575
2576         hw->chip_rev = (sky2_read8(hw, B2_MAC_CFG) & CFG_CHIP_R_MSK) >> 4;
2577
2578         /* This rev is really old, and requires untested workarounds */
2579         if (hw->chip_id == CHIP_ID_YUKON_EC && hw->chip_rev == CHIP_REV_YU_EC_A1) {
2580                 dev_err(&hw->pdev->dev, "unsupported revision Yukon-%s (0x%x) rev %d\n",
2581                         yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
2582                         hw->chip_id, hw->chip_rev);
2583                 return -EOPNOTSUPP;
2584         }
2585
2586         hw->pmd_type = sky2_read8(hw, B2_PMD_TYP);
2587         hw->ports = 1;
2588         t8 = sky2_read8(hw, B2_Y2_HW_RES);
2589         if ((t8 & CFG_DUAL_MAC_MSK) == CFG_DUAL_MAC_MSK) {
2590                 if (!(sky2_read8(hw, B2_Y2_CLK_GATE) & Y2_STATUS_LNK2_INAC))
2591                         ++hw->ports;
2592         }
2593
2594         return 0;
2595 }
2596
2597 static void sky2_reset(struct sky2_hw *hw)
2598 {
2599         u16 status;
2600         int i;
2601
2602         /* disable ASF */
2603         if (hw->chip_id == CHIP_ID_YUKON_EX) {
2604                 status = sky2_read16(hw, HCU_CCSR);
2605                 status &= ~(HCU_CCSR_AHB_RST | HCU_CCSR_CPU_RST_MODE |
2606                             HCU_CCSR_UC_STATE_MSK);
2607                 sky2_write16(hw, HCU_CCSR, status);
2608         } else
2609                 sky2_write8(hw, B28_Y2_ASF_STAT_CMD, Y2_ASF_RESET);
2610         sky2_write16(hw, B0_CTST, Y2_ASF_DISABLE);
2611
2612         /* do a SW reset */
2613         sky2_write8(hw, B0_CTST, CS_RST_SET);
2614         sky2_write8(hw, B0_CTST, CS_RST_CLR);
2615
2616         /* clear PCI errors, if any */
2617         status = sky2_pci_read16(hw, PCI_STATUS);
2618
2619         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_ON);
2620         sky2_pci_write16(hw, PCI_STATUS, status | PCI_STATUS_ERROR_BITS);
2621
2622
2623         sky2_write8(hw, B0_CTST, CS_MRST_CLR);
2624
2625         /* clear any PEX errors */
2626         if (pci_find_capability(hw->pdev, PCI_CAP_ID_EXP))
2627                 sky2_pci_write32(hw, PEX_UNC_ERR_STAT, 0xffffffffUL);
2628
2629
2630         sky2_power_on(hw);
2631
2632         for (i = 0; i < hw->ports; i++) {
2633                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_SET);
2634                 sky2_write8(hw, SK_REG(i, GMAC_LINK_CTRL), GMLC_RST_CLR);
2635
2636                 if (hw->chip_id == CHIP_ID_YUKON_EX)
2637                         sky2_write16(hw, SK_REG(i, GMAC_CTRL),
2638                                      GMC_BYP_MACSECRX_ON | GMC_BYP_MACSECTX_ON
2639                                      | GMC_BYP_RETR_ON);
2640         }
2641
2642         sky2_write8(hw, B2_TST_CTRL1, TST_CFG_WRITE_OFF);
2643
2644         /* Clear I2C IRQ noise */
2645         sky2_write32(hw, B2_I2C_IRQ, 1);
2646
2647         /* turn off hardware timer (unused) */
2648         sky2_write8(hw, B2_TI_CTRL, TIM_STOP);
2649         sky2_write8(hw, B2_TI_CTRL, TIM_CLR_IRQ);
2650
2651         sky2_write8(hw, B0_Y2LED, LED_STAT_ON);
2652
2653         /* Turn off descriptor polling */
2654         sky2_write32(hw, B28_DPT_CTRL, DPT_STOP);
2655
2656         /* Turn off receive timestamp */
2657         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_STOP);
2658         sky2_write8(hw, GMAC_TI_ST_CTRL, GMT_ST_CLR_IRQ);
2659
2660         /* enable the Tx Arbiters */
2661         for (i = 0; i < hw->ports; i++)
2662                 sky2_write8(hw, SK_REG(i, TXA_CTRL), TXA_ENA_ARB);
2663
2664         /* Initialize ram interface */
2665         for (i = 0; i < hw->ports; i++) {
2666                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_CTRL), RI_RST_CLR);
2667
2668                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R1), SK_RI_TO_53);
2669                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA1), SK_RI_TO_53);
2670                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS1), SK_RI_TO_53);
2671                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R1), SK_RI_TO_53);
2672                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA1), SK_RI_TO_53);
2673                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS1), SK_RI_TO_53);
2674                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_R2), SK_RI_TO_53);
2675                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XA2), SK_RI_TO_53);
2676                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_WTO_XS2), SK_RI_TO_53);
2677                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_R2), SK_RI_TO_53);
2678                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XA2), SK_RI_TO_53);
2679                 sky2_write8(hw, RAM_BUFFER(i, B3_RI_RTO_XS2), SK_RI_TO_53);
2680         }
2681
2682         sky2_write32(hw, B0_HWE_IMSK, Y2_HWE_ALL_MASK);
2683
2684         for (i = 0; i < hw->ports; i++)
2685                 sky2_gmac_reset(hw, i);
2686
2687         memset(hw->st_le, 0, STATUS_LE_BYTES);
2688         hw->st_idx = 0;
2689
2690         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_SET);
2691         sky2_write32(hw, STAT_CTRL, SC_STAT_RST_CLR);
2692
2693         sky2_write32(hw, STAT_LIST_ADDR_LO, hw->st_dma);
2694         sky2_write32(hw, STAT_LIST_ADDR_HI, (u64) hw->st_dma >> 32);
2695
2696         /* Set the list last index */
2697         sky2_write16(hw, STAT_LAST_IDX, STATUS_RING_SIZE - 1);
2698
2699         sky2_write16(hw, STAT_TX_IDX_TH, 10);
2700         sky2_write8(hw, STAT_FIFO_WM, 16);
2701
2702         /* set Status-FIFO ISR watermark */
2703         if (hw->chip_id == CHIP_ID_YUKON_XL && hw->chip_rev == 0)
2704                 sky2_write8(hw, STAT_FIFO_ISR_WM, 4);
2705         else
2706                 sky2_write8(hw, STAT_FIFO_ISR_WM, 16);
2707
2708         sky2_write32(hw, STAT_TX_TIMER_INI, sky2_us2clk(hw, 1000));
2709         sky2_write32(hw, STAT_ISR_TIMER_INI, sky2_us2clk(hw, 20));
2710         sky2_write32(hw, STAT_LEV_TIMER_INI, sky2_us2clk(hw, 100));
2711
2712         /* enable status unit */
2713         sky2_write32(hw, STAT_CTRL, SC_STAT_OP_ON);
2714
2715         sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
2716         sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
2717         sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
2718 }
2719
2720 static void sky2_restart(struct work_struct *work)
2721 {
2722         struct sky2_hw *hw = container_of(work, struct sky2_hw, restart_work);
2723         struct net_device *dev;
2724         int i, err;
2725
2726         dev_dbg(&hw->pdev->dev, "restarting\n");
2727
2728         del_timer_sync(&hw->idle_timer);
2729
2730         rtnl_lock();
2731         sky2_write32(hw, B0_IMSK, 0);
2732         sky2_read32(hw, B0_IMSK);
2733
2734         netif_poll_disable(hw->dev[0]);
2735
2736         for (i = 0; i < hw->ports; i++) {
2737                 dev = hw->dev[i];
2738                 if (netif_running(dev))
2739                         sky2_down(dev);
2740         }
2741
2742         sky2_reset(hw);
2743         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
2744         netif_poll_enable(hw->dev[0]);
2745
2746         for (i = 0; i < hw->ports; i++) {
2747                 dev = hw->dev[i];
2748                 if (netif_running(dev)) {
2749                         err = sky2_up(dev);
2750                         if (err) {
2751                                 printk(KERN_INFO PFX "%s: could not restart %d\n",
2752                                        dev->name, err);
2753                                 dev_close(dev);
2754                         }
2755                 }
2756         }
2757
2758         sky2_idle_start(hw);
2759
2760         rtnl_unlock();
2761 }
2762
2763 static inline u8 sky2_wol_supported(const struct sky2_hw *hw)
2764 {
2765         return sky2_is_copper(hw) ? (WAKE_PHY | WAKE_MAGIC) : 0;
2766 }
2767
2768 static void sky2_get_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2769 {
2770         const struct sky2_port *sky2 = netdev_priv(dev);
2771
2772         wol->supported = sky2_wol_supported(sky2->hw);
2773         wol->wolopts = sky2->wol;
2774 }
2775
2776 static int sky2_set_wol(struct net_device *dev, struct ethtool_wolinfo *wol)
2777 {
2778         struct sky2_port *sky2 = netdev_priv(dev);
2779         struct sky2_hw *hw = sky2->hw;
2780
2781         if (wol->wolopts & ~sky2_wol_supported(sky2->hw))
2782                 return -EOPNOTSUPP;
2783
2784         sky2->wol = wol->wolopts;
2785
2786         if (hw->chip_id == CHIP_ID_YUKON_EC_U || hw->chip_id == CHIP_ID_YUKON_EX)
2787                 sky2_write32(hw, B0_CTST, sky2->wol
2788                              ? Y2_HW_WOL_ON : Y2_HW_WOL_OFF);
2789
2790         if (!netif_running(dev))
2791                 sky2_wol_init(sky2);
2792         return 0;
2793 }
2794
2795 static u32 sky2_supported_modes(const struct sky2_hw *hw)
2796 {
2797         if (sky2_is_copper(hw)) {
2798                 u32 modes = SUPPORTED_10baseT_Half
2799                         | SUPPORTED_10baseT_Full
2800                         | SUPPORTED_100baseT_Half
2801                         | SUPPORTED_100baseT_Full
2802                         | SUPPORTED_Autoneg | SUPPORTED_TP;
2803
2804                 if (hw->chip_id != CHIP_ID_YUKON_FE)
2805                         modes |= SUPPORTED_1000baseT_Half
2806                                 | SUPPORTED_1000baseT_Full;
2807                 return modes;
2808         } else
2809                 return  SUPPORTED_1000baseT_Half
2810                         | SUPPORTED_1000baseT_Full
2811                         | SUPPORTED_Autoneg
2812                         | SUPPORTED_FIBRE;
2813 }
2814
2815 static int sky2_get_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2816 {
2817         struct sky2_port *sky2 = netdev_priv(dev);
2818         struct sky2_hw *hw = sky2->hw;
2819
2820         ecmd->transceiver = XCVR_INTERNAL;
2821         ecmd->supported = sky2_supported_modes(hw);
2822         ecmd->phy_address = PHY_ADDR_MARV;
2823         if (sky2_is_copper(hw)) {
2824                 ecmd->supported = SUPPORTED_10baseT_Half
2825                     | SUPPORTED_10baseT_Full
2826                     | SUPPORTED_100baseT_Half
2827                     | SUPPORTED_100baseT_Full
2828                     | SUPPORTED_1000baseT_Half
2829                     | SUPPORTED_1000baseT_Full
2830                     | SUPPORTED_Autoneg | SUPPORTED_TP;
2831                 ecmd->port = PORT_TP;
2832                 ecmd->speed = sky2->speed;
2833         } else {
2834                 ecmd->speed = SPEED_1000;
2835                 ecmd->port = PORT_FIBRE;
2836         }
2837
2838         ecmd->advertising = sky2->advertising;
2839         ecmd->autoneg = sky2->autoneg;
2840         ecmd->duplex = sky2->duplex;
2841         return 0;
2842 }
2843
2844 static int sky2_set_settings(struct net_device *dev, struct ethtool_cmd *ecmd)
2845 {
2846         struct sky2_port *sky2 = netdev_priv(dev);
2847         const struct sky2_hw *hw = sky2->hw;
2848         u32 supported = sky2_supported_modes(hw);
2849
2850         if (ecmd->autoneg == AUTONEG_ENABLE) {
2851                 ecmd->advertising = supported;
2852                 sky2->duplex = -1;
2853                 sky2->speed = -1;
2854         } else {
2855                 u32 setting;
2856
2857                 switch (ecmd->speed) {
2858                 case SPEED_1000:
2859                         if (ecmd->duplex == DUPLEX_FULL)
2860                                 setting = SUPPORTED_1000baseT_Full;
2861                         else if (ecmd->duplex == DUPLEX_HALF)
2862                                 setting = SUPPORTED_1000baseT_Half;
2863                         else
2864                                 return -EINVAL;
2865                         break;
2866                 case SPEED_100:
2867                         if (ecmd->duplex == DUPLEX_FULL)
2868                                 setting = SUPPORTED_100baseT_Full;
2869                         else if (ecmd->duplex == DUPLEX_HALF)
2870                                 setting = SUPPORTED_100baseT_Half;
2871                         else
2872                                 return -EINVAL;
2873                         break;
2874
2875                 case SPEED_10:
2876                         if (ecmd->duplex == DUPLEX_FULL)
2877                                 setting = SUPPORTED_10baseT_Full;
2878                         else if (ecmd->duplex == DUPLEX_HALF)
2879                                 setting = SUPPORTED_10baseT_Half;
2880                         else
2881                                 return -EINVAL;
2882                         break;
2883                 default:
2884                         return -EINVAL;
2885                 }
2886
2887                 if ((setting & supported) == 0)
2888                         return -EINVAL;
2889
2890                 sky2->speed = ecmd->speed;
2891                 sky2->duplex = ecmd->duplex;
2892         }
2893
2894         sky2->autoneg = ecmd->autoneg;
2895         sky2->advertising = ecmd->advertising;
2896
2897         if (netif_running(dev))
2898                 sky2_phy_reinit(sky2);
2899
2900         return 0;
2901 }
2902
2903 static void sky2_get_drvinfo(struct net_device *dev,
2904                              struct ethtool_drvinfo *info)
2905 {
2906         struct sky2_port *sky2 = netdev_priv(dev);
2907
2908         strcpy(info->driver, DRV_NAME);
2909         strcpy(info->version, DRV_VERSION);
2910         strcpy(info->fw_version, "N/A");
2911         strcpy(info->bus_info, pci_name(sky2->hw->pdev));
2912 }
2913
2914 static const struct sky2_stat {
2915         char name[ETH_GSTRING_LEN];
2916         u16 offset;
2917 } sky2_stats[] = {
2918         { "tx_bytes",      GM_TXO_OK_HI },
2919         { "rx_bytes",      GM_RXO_OK_HI },
2920         { "tx_broadcast",  GM_TXF_BC_OK },
2921         { "rx_broadcast",  GM_RXF_BC_OK },
2922         { "tx_multicast",  GM_TXF_MC_OK },
2923         { "rx_multicast",  GM_RXF_MC_OK },
2924         { "tx_unicast",    GM_TXF_UC_OK },
2925         { "rx_unicast",    GM_RXF_UC_OK },
2926         { "tx_mac_pause",  GM_TXF_MPAUSE },
2927         { "rx_mac_pause",  GM_RXF_MPAUSE },
2928         { "collisions",    GM_TXF_COL },
2929         { "late_collision",GM_TXF_LAT_COL },
2930         { "aborted",       GM_TXF_ABO_COL },
2931         { "single_collisions", GM_TXF_SNG_COL },
2932         { "multi_collisions", GM_TXF_MUL_COL },
2933
2934         { "rx_short",      GM_RXF_SHT },
2935         { "rx_runt",       GM_RXE_FRAG },
2936         { "rx_64_byte_packets", GM_RXF_64B },
2937         { "rx_65_to_127_byte_packets", GM_RXF_127B },
2938         { "rx_128_to_255_byte_packets", GM_RXF_255B },
2939         { "rx_256_to_511_byte_packets", GM_RXF_511B },
2940         { "rx_512_to_1023_byte_packets", GM_RXF_1023B },
2941         { "rx_1024_to_1518_byte_packets", GM_RXF_1518B },
2942         { "rx_1518_to_max_byte_packets", GM_RXF_MAX_SZ },
2943         { "rx_too_long",   GM_RXF_LNG_ERR },
2944         { "rx_fifo_overflow", GM_RXE_FIFO_OV },
2945         { "rx_jabber",     GM_RXF_JAB_PKT },
2946         { "rx_fcs_error",   GM_RXF_FCS_ERR },
2947
2948         { "tx_64_byte_packets", GM_TXF_64B },
2949         { "tx_65_to_127_byte_packets", GM_TXF_127B },
2950         { "tx_128_to_255_byte_packets", GM_TXF_255B },
2951         { "tx_256_to_511_byte_packets", GM_TXF_511B },
2952         { "tx_512_to_1023_byte_packets", GM_TXF_1023B },
2953         { "tx_1024_to_1518_byte_packets", GM_TXF_1518B },
2954         { "tx_1519_to_max_byte_packets", GM_TXF_MAX_SZ },
2955         { "tx_fifo_underrun", GM_TXE_FIFO_UR },
2956 };
2957
2958 static u32 sky2_get_rx_csum(struct net_device *dev)
2959 {
2960         struct sky2_port *sky2 = netdev_priv(dev);
2961
2962         return sky2->rx_csum;
2963 }
2964
2965 static int sky2_set_rx_csum(struct net_device *dev, u32 data)
2966 {
2967         struct sky2_port *sky2 = netdev_priv(dev);
2968
2969         sky2->rx_csum = data;
2970
2971         sky2_write32(sky2->hw, Q_ADDR(rxqaddr[sky2->port], Q_CSR),
2972                      data ? BMU_ENA_RX_CHKSUM : BMU_DIS_RX_CHKSUM);
2973
2974         return 0;
2975 }
2976
2977 static u32 sky2_get_msglevel(struct net_device *netdev)
2978 {
2979         struct sky2_port *sky2 = netdev_priv(netdev);
2980         return sky2->msg_enable;
2981 }
2982
2983 static int sky2_nway_reset(struct net_device *dev)
2984 {
2985         struct sky2_port *sky2 = netdev_priv(dev);
2986
2987         if (!netif_running(dev) || sky2->autoneg != AUTONEG_ENABLE)
2988                 return -EINVAL;
2989
2990         sky2_phy_reinit(sky2);
2991
2992         return 0;
2993 }
2994
2995 static void sky2_phy_stats(struct sky2_port *sky2, u64 * data, unsigned count)
2996 {
2997         struct sky2_hw *hw = sky2->hw;
2998         unsigned port = sky2->port;
2999         int i;
3000
3001         data[0] = (u64) gma_read32(hw, port, GM_TXO_OK_HI) << 32
3002             | (u64) gma_read32(hw, port, GM_TXO_OK_LO);
3003         data[1] = (u64) gma_read32(hw, port, GM_RXO_OK_HI) << 32
3004             | (u64) gma_read32(hw, port, GM_RXO_OK_LO);
3005
3006         for (i = 2; i < count; i++)
3007                 data[i] = (u64) gma_read32(hw, port, sky2_stats[i].offset);
3008 }
3009
3010 static void sky2_set_msglevel(struct net_device *netdev, u32 value)
3011 {
3012         struct sky2_port *sky2 = netdev_priv(netdev);
3013         sky2->msg_enable = value;
3014 }
3015
3016 static int sky2_get_stats_count(struct net_device *dev)
3017 {
3018         return ARRAY_SIZE(sky2_stats);
3019 }
3020
3021 static void sky2_get_ethtool_stats(struct net_device *dev,
3022                                    struct ethtool_stats *stats, u64 * data)
3023 {
3024         struct sky2_port *sky2 = netdev_priv(dev);
3025
3026         sky2_phy_stats(sky2, data, ARRAY_SIZE(sky2_stats));
3027 }
3028
3029 static void sky2_get_strings(struct net_device *dev, u32 stringset, u8 * data)
3030 {
3031         int i;
3032
3033         switch (stringset) {
3034         case ETH_SS_STATS:
3035                 for (i = 0; i < ARRAY_SIZE(sky2_stats); i++)
3036                         memcpy(data + i * ETH_GSTRING_LEN,
3037                                sky2_stats[i].name, ETH_GSTRING_LEN);
3038                 break;
3039         }
3040 }
3041
3042 static struct net_device_stats *sky2_get_stats(struct net_device *dev)
3043 {
3044         struct sky2_port *sky2 = netdev_priv(dev);
3045         return &sky2->net_stats;
3046 }
3047
3048 static int sky2_set_mac_address(struct net_device *dev, void *p)
3049 {
3050         struct sky2_port *sky2 = netdev_priv(dev);
3051         struct sky2_hw *hw = sky2->hw;
3052         unsigned port = sky2->port;
3053         const struct sockaddr *addr = p;
3054
3055         if (!is_valid_ether_addr(addr->sa_data))
3056                 return -EADDRNOTAVAIL;
3057
3058         memcpy(dev->dev_addr, addr->sa_data, ETH_ALEN);
3059         memcpy_toio(hw->regs + B2_MAC_1 + port * 8,
3060                     dev->dev_addr, ETH_ALEN);
3061         memcpy_toio(hw->regs + B2_MAC_2 + port * 8,
3062                     dev->dev_addr, ETH_ALEN);
3063
3064         /* virtual address for data */
3065         gma_set_addr(hw, port, GM_SRC_ADDR_2L, dev->dev_addr);
3066
3067         /* physical address: used for pause frames */
3068         gma_set_addr(hw, port, GM_SRC_ADDR_1L, dev->dev_addr);
3069
3070         return 0;
3071 }
3072
3073 static void inline sky2_add_filter(u8 filter[8], const u8 *addr)
3074 {
3075         u32 bit;
3076
3077         bit = ether_crc(ETH_ALEN, addr) & 63;
3078         filter[bit >> 3] |= 1 << (bit & 7);
3079 }
3080
3081 static void sky2_set_multicast(struct net_device *dev)
3082 {
3083         struct sky2_port *sky2 = netdev_priv(dev);
3084         struct sky2_hw *hw = sky2->hw;
3085         unsigned port = sky2->port;
3086         struct dev_mc_list *list = dev->mc_list;
3087         u16 reg;
3088         u8 filter[8];
3089         int rx_pause;
3090         static const u8 pause_mc_addr[ETH_ALEN] = { 0x1, 0x80, 0xc2, 0x0, 0x0, 0x1 };
3091
3092         rx_pause = (sky2->flow_status == FC_RX || sky2->flow_status == FC_BOTH);
3093         memset(filter, 0, sizeof(filter));
3094
3095         reg = gma_read16(hw, port, GM_RX_CTRL);
3096         reg |= GM_RXCR_UCF_ENA;
3097
3098         if (dev->flags & IFF_PROMISC)   /* promiscuous */
3099                 reg &= ~(GM_RXCR_UCF_ENA | GM_RXCR_MCF_ENA);
3100         else if (dev->flags & IFF_ALLMULTI)
3101                 memset(filter, 0xff, sizeof(filter));
3102         else if (dev->mc_count == 0 && !rx_pause)
3103                 reg &= ~GM_RXCR_MCF_ENA;
3104         else {
3105                 int i;
3106                 reg |= GM_RXCR_MCF_ENA;
3107
3108                 if (rx_pause)
3109                         sky2_add_filter(filter, pause_mc_addr);
3110
3111                 for (i = 0; list && i < dev->mc_count; i++, list = list->next)
3112                         sky2_add_filter(filter, list->dmi_addr);
3113         }
3114
3115         gma_write16(hw, port, GM_MC_ADDR_H1,
3116                     (u16) filter[0] | ((u16) filter[1] << 8));
3117         gma_write16(hw, port, GM_MC_ADDR_H2,
3118                     (u16) filter[2] | ((u16) filter[3] << 8));
3119         gma_write16(hw, port, GM_MC_ADDR_H3,
3120                     (u16) filter[4] | ((u16) filter[5] << 8));
3121         gma_write16(hw, port, GM_MC_ADDR_H4,
3122                     (u16) filter[6] | ((u16) filter[7] << 8));
3123
3124         gma_write16(hw, port, GM_RX_CTRL, reg);
3125 }
3126
3127 /* Can have one global because blinking is controlled by
3128  * ethtool and that is always under RTNL mutex
3129  */
3130 static void sky2_led(struct sky2_hw *hw, unsigned port, int on)
3131 {
3132         u16 pg;
3133
3134         switch (hw->chip_id) {
3135         case CHIP_ID_YUKON_XL:
3136                 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3137                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3138                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL,
3139                              on ? (PHY_M_LEDC_LOS_CTRL(1) |
3140                                    PHY_M_LEDC_INIT_CTRL(7) |
3141                                    PHY_M_LEDC_STA1_CTRL(7) |
3142                                    PHY_M_LEDC_STA0_CTRL(7))
3143                              : 0);
3144
3145                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3146                 break;
3147
3148         default:
3149                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, 0);
3150                 gm_phy_write(hw, port, PHY_MARV_LED_OVER,
3151                              on ? PHY_M_LED_ALL : 0);
3152         }
3153 }
3154
3155 /* blink LED's for finding board */
3156 static int sky2_phys_id(struct net_device *dev, u32 data)
3157 {
3158         struct sky2_port *sky2 = netdev_priv(dev);
3159         struct sky2_hw *hw = sky2->hw;
3160         unsigned port = sky2->port;
3161         u16 ledctrl, ledover = 0;
3162         long ms;
3163         int interrupted;
3164         int onoff = 1;
3165
3166         if (!data || data > (u32) (MAX_SCHEDULE_TIMEOUT / HZ))
3167                 ms = jiffies_to_msecs(MAX_SCHEDULE_TIMEOUT);
3168         else
3169                 ms = data * 1000;
3170
3171         /* save initial values */
3172         spin_lock_bh(&sky2->phy_lock);
3173         if (hw->chip_id == CHIP_ID_YUKON_XL) {
3174                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3175                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3176                 ledctrl = gm_phy_read(hw, port, PHY_MARV_PHY_CTRL);
3177                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3178         } else {
3179                 ledctrl = gm_phy_read(hw, port, PHY_MARV_LED_CTRL);
3180                 ledover = gm_phy_read(hw, port, PHY_MARV_LED_OVER);
3181         }
3182
3183         interrupted = 0;
3184         while (!interrupted && ms > 0) {
3185                 sky2_led(hw, port, onoff);
3186                 onoff = !onoff;
3187
3188                 spin_unlock_bh(&sky2->phy_lock);
3189                 interrupted = msleep_interruptible(250);
3190                 spin_lock_bh(&sky2->phy_lock);
3191
3192                 ms -= 250;
3193         }
3194
3195         /* resume regularly scheduled programming */
3196         if (hw->chip_id == CHIP_ID_YUKON_XL) {
3197                 u16 pg = gm_phy_read(hw, port, PHY_MARV_EXT_ADR);
3198                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, 3);
3199                 gm_phy_write(hw, port, PHY_MARV_PHY_CTRL, ledctrl);
3200                 gm_phy_write(hw, port, PHY_MARV_EXT_ADR, pg);
3201         } else {
3202                 gm_phy_write(hw, port, PHY_MARV_LED_CTRL, ledctrl);
3203                 gm_phy_write(hw, port, PHY_MARV_LED_OVER, ledover);
3204         }
3205         spin_unlock_bh(&sky2->phy_lock);
3206
3207         return 0;
3208 }
3209
3210 static void sky2_get_pauseparam(struct net_device *dev,
3211                                 struct ethtool_pauseparam *ecmd)
3212 {
3213         struct sky2_port *sky2 = netdev_priv(dev);
3214
3215         switch (sky2->flow_mode) {
3216         case FC_NONE:
3217                 ecmd->tx_pause = ecmd->rx_pause = 0;
3218                 break;
3219         case FC_TX:
3220                 ecmd->tx_pause = 1, ecmd->rx_pause = 0;
3221                 break;
3222         case FC_RX:
3223                 ecmd->tx_pause = 0, ecmd->rx_pause = 1;
3224                 break;
3225         case FC_BOTH:
3226                 ecmd->tx_pause = ecmd->rx_pause = 1;
3227         }
3228
3229         ecmd->autoneg = sky2->autoneg;
3230 }
3231
3232 static int sky2_set_pauseparam(struct net_device *dev,
3233                                struct ethtool_pauseparam *ecmd)
3234 {
3235         struct sky2_port *sky2 = netdev_priv(dev);
3236
3237         sky2->autoneg = ecmd->autoneg;
3238         sky2->flow_mode = sky2_flow(ecmd->rx_pause, ecmd->tx_pause);
3239
3240         if (netif_running(dev))
3241                 sky2_phy_reinit(sky2);
3242
3243         return 0;
3244 }
3245
3246 static int sky2_get_coalesce(struct net_device *dev,
3247                              struct ethtool_coalesce *ecmd)
3248 {
3249         struct sky2_port *sky2 = netdev_priv(dev);
3250         struct sky2_hw *hw = sky2->hw;
3251
3252         if (sky2_read8(hw, STAT_TX_TIMER_CTRL) == TIM_STOP)
3253                 ecmd->tx_coalesce_usecs = 0;
3254         else {
3255                 u32 clks = sky2_read32(hw, STAT_TX_TIMER_INI);
3256                 ecmd->tx_coalesce_usecs = sky2_clk2us(hw, clks);
3257         }
3258         ecmd->tx_max_coalesced_frames = sky2_read16(hw, STAT_TX_IDX_TH);
3259
3260         if (sky2_read8(hw, STAT_LEV_TIMER_CTRL) == TIM_STOP)
3261                 ecmd->rx_coalesce_usecs = 0;
3262         else {
3263                 u32 clks = sky2_read32(hw, STAT_LEV_TIMER_INI);
3264                 ecmd->rx_coalesce_usecs = sky2_clk2us(hw, clks);
3265         }
3266         ecmd->rx_max_coalesced_frames = sky2_read8(hw, STAT_FIFO_WM);
3267
3268         if (sky2_read8(hw, STAT_ISR_TIMER_CTRL) == TIM_STOP)
3269                 ecmd->rx_coalesce_usecs_irq = 0;
3270         else {
3271                 u32 clks = sky2_read32(hw, STAT_ISR_TIMER_INI);
3272                 ecmd->rx_coalesce_usecs_irq = sky2_clk2us(hw, clks);
3273         }
3274
3275         ecmd->rx_max_coalesced_frames_irq = sky2_read8(hw, STAT_FIFO_ISR_WM);
3276
3277         return 0;
3278 }
3279
3280 /* Note: this affect both ports */
3281 static int sky2_set_coalesce(struct net_device *dev,
3282                              struct ethtool_coalesce *ecmd)
3283 {
3284         struct sky2_port *sky2 = netdev_priv(dev);
3285         struct sky2_hw *hw = sky2->hw;
3286         const u32 tmax = sky2_clk2us(hw, 0x0ffffff);
3287
3288         if (ecmd->tx_coalesce_usecs > tmax ||
3289             ecmd->rx_coalesce_usecs > tmax ||
3290             ecmd->rx_coalesce_usecs_irq > tmax)
3291                 return -EINVAL;
3292
3293         if (ecmd->tx_max_coalesced_frames >= TX_RING_SIZE-1)
3294                 return -EINVAL;
3295         if (ecmd->rx_max_coalesced_frames > RX_MAX_PENDING)
3296                 return -EINVAL;
3297         if (ecmd->rx_max_coalesced_frames_irq >RX_MAX_PENDING)
3298                 return -EINVAL;
3299
3300         if (ecmd->tx_coalesce_usecs == 0)
3301                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_STOP);
3302         else {
3303                 sky2_write32(hw, STAT_TX_TIMER_INI,
3304                              sky2_us2clk(hw, ecmd->tx_coalesce_usecs));
3305                 sky2_write8(hw, STAT_TX_TIMER_CTRL, TIM_START);
3306         }
3307         sky2_write16(hw, STAT_TX_IDX_TH, ecmd->tx_max_coalesced_frames);
3308
3309         if (ecmd->rx_coalesce_usecs == 0)
3310                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_STOP);
3311         else {
3312                 sky2_write32(hw, STAT_LEV_TIMER_INI,
3313                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs));
3314                 sky2_write8(hw, STAT_LEV_TIMER_CTRL, TIM_START);
3315         }
3316         sky2_write8(hw, STAT_FIFO_WM, ecmd->rx_max_coalesced_frames);
3317
3318         if (ecmd->rx_coalesce_usecs_irq == 0)
3319                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_STOP);
3320         else {
3321                 sky2_write32(hw, STAT_ISR_TIMER_INI,
3322                              sky2_us2clk(hw, ecmd->rx_coalesce_usecs_irq));
3323                 sky2_write8(hw, STAT_ISR_TIMER_CTRL, TIM_START);
3324         }
3325         sky2_write8(hw, STAT_FIFO_ISR_WM, ecmd->rx_max_coalesced_frames_irq);
3326         return 0;
3327 }
3328
3329 static void sky2_get_ringparam(struct net_device *dev,
3330                                struct ethtool_ringparam *ering)
3331 {
3332         struct sky2_port *sky2 = netdev_priv(dev);
3333
3334         ering->rx_max_pending = RX_MAX_PENDING;
3335         ering->rx_mini_max_pending = 0;
3336         ering->rx_jumbo_max_pending = 0;
3337         ering->tx_max_pending = TX_RING_SIZE - 1;
3338
3339         ering->rx_pending = sky2->rx_pending;
3340         ering->rx_mini_pending = 0;
3341         ering->rx_jumbo_pending = 0;
3342         ering->tx_pending = sky2->tx_pending;
3343 }
3344
3345 static int sky2_set_ringparam(struct net_device *dev,
3346                               struct ethtool_ringparam *ering)
3347 {
3348         struct sky2_port *sky2 = netdev_priv(dev);
3349         int err = 0;
3350
3351         if (ering->rx_pending > RX_MAX_PENDING ||
3352             ering->rx_pending < 8 ||
3353             ering->tx_pending < MAX_SKB_TX_LE ||
3354             ering->tx_pending > TX_RING_SIZE - 1)
3355                 return -EINVAL;
3356
3357         if (netif_running(dev))
3358                 sky2_down(dev);
3359
3360         sky2->rx_pending = ering->rx_pending;
3361         sky2->tx_pending = ering->tx_pending;
3362
3363         if (netif_running(dev)) {
3364                 err = sky2_up(dev);
3365                 if (err)
3366                         dev_close(dev);
3367                 else
3368                         sky2_set_multicast(dev);
3369         }
3370
3371         return err;
3372 }
3373
3374 static int sky2_get_regs_len(struct net_device *dev)
3375 {
3376         return 0x4000;
3377 }
3378
3379 /*
3380  * Returns copy of control register region
3381  * Note: ethtool_get_regs always provides full size (16k) buffer
3382  */
3383 static void sky2_get_regs(struct net_device *dev, struct ethtool_regs *regs,
3384                           void *p)
3385 {
3386         const struct sky2_port *sky2 = netdev_priv(dev);
3387         const void __iomem *io = sky2->hw->regs;
3388
3389         regs->version = 1;
3390         memset(p, 0, regs->len);
3391
3392         memcpy_fromio(p, io, B3_RAM_ADDR);
3393
3394         /* skip diagnostic ram region */
3395         memcpy_fromio(p + B3_RI_WTO_R1, io + B3_RI_WTO_R1, 0x2000 - B3_RI_WTO_R1);
3396
3397         /* copy GMAC registers */
3398         memcpy_fromio(p + BASE_GMAC_1, io + BASE_GMAC_1, 0x1000);
3399         if (sky2->hw->ports > 1)
3400                 memcpy_fromio(p + BASE_GMAC_2, io + BASE_GMAC_2, 0x1000);
3401
3402 }
3403
3404 /* In order to do Jumbo packets on these chips, need to turn off the
3405  * transmit store/forward. Therefore checksum offload won't work.
3406  */
3407 static int no_tx_offload(struct net_device *dev)
3408 {
3409         const struct sky2_port *sky2 = netdev_priv(dev);
3410         const struct sky2_hw *hw = sky2->hw;
3411
3412         return dev->mtu > ETH_DATA_LEN && hw->chip_id == CHIP_ID_YUKON_EC_U;
3413 }
3414
3415 static int sky2_set_tx_csum(struct net_device *dev, u32 data)
3416 {
3417         if (data && no_tx_offload(dev))
3418                 return -EINVAL;
3419
3420         return ethtool_op_set_tx_csum(dev, data);
3421 }
3422
3423
3424 static int sky2_set_tso(struct net_device *dev, u32 data)
3425 {
3426         if (data && no_tx_offload(dev))
3427                 return -EINVAL;
3428
3429         return ethtool_op_set_tso(dev, data);
3430 }
3431
3432 static const struct ethtool_ops sky2_ethtool_ops = {
3433         .get_settings = sky2_get_settings,
3434         .set_settings = sky2_set_settings,
3435         .get_drvinfo  = sky2_get_drvinfo,
3436         .get_wol      = sky2_get_wol,
3437         .set_wol      = sky2_set_wol,
3438         .get_msglevel = sky2_get_msglevel,
3439         .set_msglevel = sky2_set_msglevel,
3440         .nway_reset   = sky2_nway_reset,
3441         .get_regs_len = sky2_get_regs_len,
3442         .get_regs = sky2_get_regs,
3443         .get_link = ethtool_op_get_link,
3444         .get_sg = ethtool_op_get_sg,
3445         .set_sg = ethtool_op_set_sg,
3446         .get_tx_csum = ethtool_op_get_tx_csum,
3447         .set_tx_csum = sky2_set_tx_csum,
3448         .get_tso = ethtool_op_get_tso,
3449         .set_tso = sky2_set_tso,
3450         .get_rx_csum = sky2_get_rx_csum,
3451         .set_rx_csum = sky2_set_rx_csum,
3452         .get_strings = sky2_get_strings,
3453         .get_coalesce = sky2_get_coalesce,
3454         .set_coalesce = sky2_set_coalesce,
3455         .get_ringparam = sky2_get_ringparam,
3456         .set_ringparam = sky2_set_ringparam,
3457         .get_pauseparam = sky2_get_pauseparam,
3458         .set_pauseparam = sky2_set_pauseparam,
3459         .phys_id = sky2_phys_id,
3460         .get_stats_count = sky2_get_stats_count,
3461         .get_ethtool_stats = sky2_get_ethtool_stats,
3462         .get_perm_addr  = ethtool_op_get_perm_addr,
3463 };
3464
3465 #ifdef CONFIG_SKY2_DEBUG
3466
3467 static struct dentry *sky2_debug;
3468
3469 static int sky2_debug_show(struct seq_file *seq, void *v)
3470 {
3471         struct net_device *dev = seq->private;
3472         const struct sky2_port *sky2 = netdev_priv(dev);
3473         const struct sky2_hw *hw = sky2->hw;
3474         unsigned port = sky2->port;
3475         unsigned idx, last;
3476         int sop;
3477
3478         if (!netif_running(dev))
3479                 return -ENETDOWN;
3480
3481         seq_printf(seq, "IRQ src=%x mask=%x control=%x\n",
3482                    sky2_read32(hw, B0_ISRC),
3483                    sky2_read32(hw, B0_IMSK),
3484                    sky2_read32(hw, B0_Y2_SP_ICR));
3485
3486         netif_poll_disable(hw->dev[0]);
3487         last = sky2_read16(hw, STAT_PUT_IDX);
3488
3489         if (hw->st_idx == last)
3490                 seq_puts(seq, "Status ring (empty)\n");
3491         else {
3492                 seq_puts(seq, "Status ring\n");
3493                 for (idx = hw->st_idx; idx != last && idx < STATUS_RING_SIZE;
3494                      idx = RING_NEXT(idx, STATUS_RING_SIZE)) {
3495                         const struct sky2_status_le *le = hw->st_le + idx;
3496                         seq_printf(seq, "[%d] %#x %d %#x\n",
3497                                    idx, le->opcode, le->length, le->status);
3498                 }
3499                 seq_puts(seq, "\n");
3500         }
3501
3502         seq_printf(seq, "Tx ring pending=%u...%u report=%d done=%d\n",
3503                    sky2->tx_cons, sky2->tx_prod,
3504                    sky2_read16(hw, port == 0 ? STAT_TXA1_RIDX : STAT_TXA2_RIDX),
3505                    sky2_read16(hw, Q_ADDR(txqaddr[port], Q_DONE)));
3506
3507         /* Dump contents of tx ring */
3508         sop = 1;
3509         for (idx = sky2->tx_next; idx != sky2->tx_prod && idx < TX_RING_SIZE;
3510              idx = RING_NEXT(idx, TX_RING_SIZE)) {
3511                 const struct sky2_tx_le *le = sky2->tx_le + idx;
3512                 u32 a = le32_to_cpu(le->addr);
3513
3514                 if (sop)
3515                         seq_printf(seq, "%u:", idx);
3516                 sop = 0;
3517
3518                 switch(le->opcode & ~HW_OWNER) {
3519                 case OP_ADDR64:
3520                         seq_printf(seq, " %#x:", a);
3521                         break;
3522                 case OP_LRGLEN:
3523                         seq_printf(seq, " mtu=%d", a);
3524                         break;
3525                 case OP_VLAN:
3526                         seq_printf(seq, " vlan=%d", be16_to_cpu(le->length));
3527                         break;
3528                 case OP_TCPLISW:
3529                         seq_printf(seq, " csum=%#x", a);
3530                         break;
3531                 case OP_LARGESEND:
3532                         seq_printf(seq, " tso=%#x(%d)", a, le16_to_cpu(le->length));
3533                         break;
3534                 case OP_PACKET:
3535                         seq_printf(seq, " %#x(%d)", a, le16_to_cpu(le->length));
3536                         break;
3537                 case OP_BUFFER:
3538                         seq_printf(seq, " frag=%#x(%d)", a, le16_to_cpu(le->length));
3539                         break;
3540                 default:
3541                         seq_printf(seq, " op=%#x,%#x(%d)", le->opcode,
3542                                    a, le16_to_cpu(le->length));
3543                 }
3544
3545                 if (le->ctrl & EOP) {
3546                         seq_putc(seq, '\n');
3547                         sop = 1;
3548                 }
3549         }
3550
3551         seq_printf(seq, "\nRx ring hw get=%d put=%d last=%d\n",
3552                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_GET_IDX)),
3553                    last = sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_PUT_IDX)),
3554                    sky2_read16(hw, Y2_QADDR(rxqaddr[port], PREF_UNIT_LAST_IDX)));
3555
3556         netif_poll_enable(hw->dev[0]);
3557         return 0;
3558 }
3559
3560 static int sky2_debug_open(struct inode *inode, struct file *file)
3561 {
3562         return single_open(file, sky2_debug_show, inode->i_private);
3563 }
3564
3565 static const struct file_operations sky2_debug_fops = {
3566         .owner          = THIS_MODULE,
3567         .open           = sky2_debug_open,
3568         .read           = seq_read,
3569         .llseek         = seq_lseek,
3570         .release        = single_release,
3571 };
3572
3573 /*
3574  * Use network device events to create/remove/rename
3575  * debugfs file entries
3576  */
3577 static int sky2_device_event(struct notifier_block *unused,
3578                              unsigned long event, void *ptr)
3579 {
3580         struct net_device *dev = ptr;
3581
3582         if (dev->open == sky2_up) {
3583                 struct sky2_port *sky2 = netdev_priv(dev);
3584
3585                 switch(event) {
3586                 case NETDEV_CHANGENAME:
3587                         if (!netif_running(dev))
3588                                 break;
3589                         /* fallthrough */
3590                 case NETDEV_DOWN:
3591                 case NETDEV_GOING_DOWN:
3592                         if (sky2->debugfs) {
3593                                 printk(KERN_DEBUG PFX "%s: remove debugfs\n",
3594                                        dev->name);
3595                                 debugfs_remove(sky2->debugfs);
3596                                 sky2->debugfs = NULL;
3597                         }
3598
3599                         if (event != NETDEV_CHANGENAME)
3600                                 break;
3601                         /* fallthrough for changename */
3602                 case NETDEV_UP:
3603                         if (sky2_debug) {
3604                                 struct dentry *d;
3605                                 d = debugfs_create_file(dev->name, S_IRUGO,
3606                                                         sky2_debug, dev,
3607                                                         &sky2_debug_fops);
3608                                 if (d == NULL || IS_ERR(d))
3609                                         printk(KERN_INFO PFX
3610                                                "%s: debugfs create failed\n",
3611                                                dev->name);
3612                                 else
3613                                         sky2->debugfs = d;
3614                         }
3615                         break;
3616                 }
3617         }
3618
3619         return NOTIFY_DONE;
3620 }
3621
3622 static struct notifier_block sky2_notifier = {
3623         .notifier_call = sky2_device_event,
3624 };
3625
3626
3627 static __init void sky2_debug_init(void)
3628 {
3629         struct dentry *ent;
3630
3631         ent = debugfs_create_dir("sky2", NULL);
3632         if (!ent || IS_ERR(ent))
3633                 return;
3634
3635         sky2_debug = ent;
3636         register_netdevice_notifier(&sky2_notifier);
3637 }
3638
3639 static __exit void sky2_debug_cleanup(void)
3640 {
3641         if (sky2_debug) {
3642                 unregister_netdevice_notifier(&sky2_notifier);
3643                 debugfs_remove(sky2_debug);
3644                 sky2_debug = NULL;
3645         }
3646 }
3647
3648 #else
3649 #define sky2_debug_init()
3650 #define sky2_debug_cleanup()
3651 #endif
3652
3653
3654 /* Initialize network device */
3655 static __devinit struct net_device *sky2_init_netdev(struct sky2_hw *hw,
3656                                                      unsigned port,
3657                                                      int highmem, int wol)
3658 {
3659         struct sky2_port *sky2;
3660         struct net_device *dev = alloc_etherdev(sizeof(*sky2));
3661
3662         if (!dev) {
3663                 dev_err(&hw->pdev->dev, "etherdev alloc failed");
3664                 return NULL;
3665         }
3666
3667         SET_MODULE_OWNER(dev);
3668         SET_NETDEV_DEV(dev, &hw->pdev->dev);
3669         dev->irq = hw->pdev->irq;
3670         dev->open = sky2_up;
3671         dev->stop = sky2_down;
3672         dev->do_ioctl = sky2_ioctl;
3673         dev->hard_start_xmit = sky2_xmit_frame;
3674         dev->get_stats = sky2_get_stats;
3675         dev->set_multicast_list = sky2_set_multicast;
3676         dev->set_mac_address = sky2_set_mac_address;
3677         dev->change_mtu = sky2_change_mtu;
3678         SET_ETHTOOL_OPS(dev, &sky2_ethtool_ops);
3679         dev->tx_timeout = sky2_tx_timeout;
3680         dev->watchdog_timeo = TX_WATCHDOG;
3681         if (port == 0)
3682                 dev->poll = sky2_poll;
3683         dev->weight = NAPI_WEIGHT;
3684 #ifdef CONFIG_NET_POLL_CONTROLLER
3685         /* Network console (only works on port 0)
3686          * because netpoll makes assumptions about NAPI
3687          */
3688         if (port == 0)
3689                 dev->poll_controller = sky2_netpoll;
3690 #endif
3691
3692         sky2 = netdev_priv(dev);
3693         sky2->netdev = dev;
3694         sky2->hw = hw;
3695         sky2->msg_enable = netif_msg_init(debug, default_msg);
3696
3697         /* Auto speed and flow control */
3698         sky2->autoneg = AUTONEG_ENABLE;
3699         sky2->flow_mode = FC_BOTH;
3700
3701         sky2->duplex = -1;
3702         sky2->speed = -1;
3703         sky2->advertising = sky2_supported_modes(hw);
3704         sky2->rx_csum = 1;
3705         sky2->wol = wol;
3706
3707         spin_lock_init(&sky2->phy_lock);
3708         sky2->tx_pending = TX_DEF_PENDING;
3709         sky2->rx_pending = RX_DEF_PENDING;
3710
3711         hw->dev[port] = dev;
3712
3713         sky2->port = port;
3714
3715         dev->features |= NETIF_F_TSO | NETIF_F_IP_CSUM | NETIF_F_SG;
3716         if (highmem)
3717                 dev->features |= NETIF_F_HIGHDMA;
3718
3719 #ifdef SKY2_VLAN_TAG_USED
3720         dev->features |= NETIF_F_HW_VLAN_TX | NETIF_F_HW_VLAN_RX;
3721         dev->vlan_rx_register = sky2_vlan_rx_register;
3722 #endif
3723
3724         /* read the mac address */
3725         memcpy_fromio(dev->dev_addr, hw->regs + B2_MAC_1 + port * 8, ETH_ALEN);
3726         memcpy(dev->perm_addr, dev->dev_addr, dev->addr_len);
3727
3728         return dev;
3729 }
3730
3731 static void __devinit sky2_show_addr(struct net_device *dev)
3732 {
3733         const struct sky2_port *sky2 = netdev_priv(dev);
3734
3735         if (netif_msg_probe(sky2))
3736                 printk(KERN_INFO PFX "%s: addr %02x:%02x:%02x:%02x:%02x:%02x\n",
3737                        dev->name,
3738                        dev->dev_addr[0], dev->dev_addr[1], dev->dev_addr[2],
3739                        dev->dev_addr[3], dev->dev_addr[4], dev->dev_addr[5]);
3740 }
3741
3742 /* Handle software interrupt used during MSI test */
3743 static irqreturn_t __devinit sky2_test_intr(int irq, void *dev_id)
3744 {
3745         struct sky2_hw *hw = dev_id;
3746         u32 status = sky2_read32(hw, B0_Y2_SP_ISRC2);
3747
3748         if (status == 0)
3749                 return IRQ_NONE;
3750
3751         if (status & Y2_IS_IRQ_SW) {
3752                 hw->msi = 1;
3753                 wake_up(&hw->msi_wait);
3754                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3755         }
3756         sky2_write32(hw, B0_Y2_SP_ICR, 2);
3757
3758         return IRQ_HANDLED;
3759 }
3760
3761 /* Test interrupt path by forcing a a software IRQ */
3762 static int __devinit sky2_test_msi(struct sky2_hw *hw)
3763 {
3764         struct pci_dev *pdev = hw->pdev;
3765         int err;
3766
3767         init_waitqueue_head (&hw->msi_wait);
3768
3769         sky2_write32(hw, B0_IMSK, Y2_IS_IRQ_SW);
3770
3771         err = request_irq(pdev->irq, sky2_test_intr, 0, DRV_NAME, hw);
3772         if (err) {
3773                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
3774                 return err;
3775         }
3776
3777         sky2_write8(hw, B0_CTST, CS_ST_SW_IRQ);
3778         sky2_read8(hw, B0_CTST);
3779
3780         wait_event_timeout(hw->msi_wait, hw->msi, HZ/10);
3781
3782         if (!hw->msi) {
3783                 /* MSI test failed, go back to INTx mode */
3784                 dev_info(&pdev->dev, "No interrupt generated using MSI, "
3785                          "switching to INTx mode.\n");
3786
3787                 err = -EOPNOTSUPP;
3788                 sky2_write8(hw, B0_CTST, CS_CL_SW_IRQ);
3789         }
3790
3791         sky2_write32(hw, B0_IMSK, 0);
3792         sky2_read32(hw, B0_IMSK);
3793
3794         free_irq(pdev->irq, hw);
3795
3796         return err;
3797 }
3798
3799 static int __devinit pci_wake_enabled(struct pci_dev *dev)
3800 {
3801         int pm  = pci_find_capability(dev, PCI_CAP_ID_PM);
3802         u16 value;
3803
3804         if (!pm)
3805                 return 0;
3806         if (pci_read_config_word(dev, pm + PCI_PM_CTRL, &value))
3807                 return 0;
3808         return value & PCI_PM_CTRL_PME_ENABLE;
3809 }
3810
3811 static int __devinit sky2_probe(struct pci_dev *pdev,
3812                                 const struct pci_device_id *ent)
3813 {
3814         struct net_device *dev;
3815         struct sky2_hw *hw;
3816         int err, using_dac = 0, wol_default;
3817
3818         err = pci_enable_device(pdev);
3819         if (err) {
3820                 dev_err(&pdev->dev, "cannot enable PCI device\n");
3821                 goto err_out;
3822         }
3823
3824         err = pci_request_regions(pdev, DRV_NAME);
3825         if (err) {
3826                 dev_err(&pdev->dev, "cannot obtain PCI resources\n");
3827                 goto err_out_disable;
3828         }
3829
3830         pci_set_master(pdev);
3831
3832         if (sizeof(dma_addr_t) > sizeof(u32) &&
3833             !(err = pci_set_dma_mask(pdev, DMA_64BIT_MASK))) {
3834                 using_dac = 1;
3835                 err = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
3836                 if (err < 0) {
3837                         dev_err(&pdev->dev, "unable to obtain 64 bit DMA "
3838                                 "for consistent allocations\n");
3839                         goto err_out_free_regions;
3840                 }
3841         } else {
3842                 err = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
3843                 if (err) {
3844                         dev_err(&pdev->dev, "no usable DMA configuration\n");
3845                         goto err_out_free_regions;
3846                 }
3847         }
3848
3849         wol_default = pci_wake_enabled(pdev) ? WAKE_MAGIC : 0;
3850
3851         err = -ENOMEM;
3852         hw = kzalloc(sizeof(*hw), GFP_KERNEL);
3853         if (!hw) {
3854                 dev_err(&pdev->dev, "cannot allocate hardware struct\n");
3855                 goto err_out_free_regions;
3856         }
3857
3858         hw->pdev = pdev;
3859
3860         hw->regs = ioremap_nocache(pci_resource_start(pdev, 0), 0x4000);
3861         if (!hw->regs) {
3862                 dev_err(&pdev->dev, "cannot map device registers\n");
3863                 goto err_out_free_hw;
3864         }
3865
3866 #ifdef __BIG_ENDIAN
3867         /* The sk98lin vendor driver uses hardware byte swapping but
3868          * this driver uses software swapping.
3869          */
3870         {
3871                 u32 reg;
3872                 reg = sky2_pci_read32(hw, PCI_DEV_REG2);
3873                 reg &= ~PCI_REV_DESC;
3874                 sky2_pci_write32(hw, PCI_DEV_REG2, reg);
3875         }
3876 #endif
3877
3878         /* ring for status responses */
3879         hw->st_le = pci_alloc_consistent(hw->pdev, STATUS_LE_BYTES,
3880                                          &hw->st_dma);
3881         if (!hw->st_le)
3882                 goto err_out_iounmap;
3883
3884         err = sky2_init(hw);
3885         if (err)
3886                 goto err_out_iounmap;
3887
3888         dev_info(&pdev->dev, "v%s addr 0x%llx irq %d Yukon-%s (0x%x) rev %d\n",
3889                DRV_VERSION, (unsigned long long)pci_resource_start(pdev, 0),
3890                pdev->irq, yukon2_name[hw->chip_id - CHIP_ID_YUKON_XL],
3891                hw->chip_id, hw->chip_rev);
3892
3893         sky2_reset(hw);
3894
3895         dev = sky2_init_netdev(hw, 0, using_dac, wol_default);
3896         if (!dev) {
3897                 err = -ENOMEM;
3898                 goto err_out_free_pci;
3899         }
3900
3901         if (!disable_msi && pci_enable_msi(pdev) == 0) {
3902                 err = sky2_test_msi(hw);
3903                 if (err == -EOPNOTSUPP)
3904                         pci_disable_msi(pdev);
3905                 else if (err)
3906                         goto err_out_free_netdev;
3907         }
3908
3909         err = register_netdev(dev);
3910         if (err) {
3911                 dev_err(&pdev->dev, "cannot register net device\n");
3912                 goto err_out_free_netdev;
3913         }
3914
3915         err = request_irq(pdev->irq,  sky2_intr, hw->msi ? 0 : IRQF_SHARED,
3916                           dev->name, hw);
3917         if (err) {
3918                 dev_err(&pdev->dev, "cannot assign irq %d\n", pdev->irq);
3919                 goto err_out_unregister;
3920         }
3921         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
3922
3923         sky2_show_addr(dev);
3924
3925         if (hw->ports > 1) {
3926                 struct net_device *dev1;
3927
3928                 dev1 = sky2_init_netdev(hw, 1, using_dac, wol_default);
3929                 if (!dev1)
3930                         dev_warn(&pdev->dev, "allocation for second device failed\n");
3931                 else if ((err = register_netdev(dev1))) {
3932                         dev_warn(&pdev->dev,
3933                                  "register of second port failed (%d)\n", err);
3934                         hw->dev[1] = NULL;
3935                         free_netdev(dev1);
3936                 } else
3937                         sky2_show_addr(dev1);
3938         }
3939
3940         setup_timer(&hw->idle_timer, sky2_idle, (unsigned long) hw);
3941         INIT_WORK(&hw->restart_work, sky2_restart);
3942
3943         sky2_idle_start(hw);
3944
3945         pci_set_drvdata(pdev, hw);
3946
3947         return 0;
3948
3949 err_out_unregister:
3950         if (hw->msi)
3951                 pci_disable_msi(pdev);
3952         unregister_netdev(dev);
3953 err_out_free_netdev:
3954         free_netdev(dev);
3955 err_out_free_pci:
3956         sky2_write8(hw, B0_CTST, CS_RST_SET);
3957         pci_free_consistent(hw->pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
3958 err_out_iounmap:
3959         iounmap(hw->regs);
3960 err_out_free_hw:
3961         kfree(hw);
3962 err_out_free_regions:
3963         pci_release_regions(pdev);
3964 err_out_disable:
3965         pci_disable_device(pdev);
3966 err_out:
3967         pci_set_drvdata(pdev, NULL);
3968         return err;
3969 }
3970
3971 static void __devexit sky2_remove(struct pci_dev *pdev)
3972 {
3973         struct sky2_hw *hw = pci_get_drvdata(pdev);
3974         struct net_device *dev0, *dev1;
3975
3976         if (!hw)
3977                 return;
3978
3979         del_timer_sync(&hw->idle_timer);
3980
3981         flush_scheduled_work();
3982
3983         sky2_write32(hw, B0_IMSK, 0);
3984         synchronize_irq(hw->pdev->irq);
3985
3986         dev0 = hw->dev[0];
3987         dev1 = hw->dev[1];
3988         if (dev1)
3989                 unregister_netdev(dev1);
3990         unregister_netdev(dev0);
3991
3992         sky2_power_aux(hw);
3993
3994         sky2_write16(hw, B0_Y2LED, LED_STAT_OFF);
3995         sky2_write8(hw, B0_CTST, CS_RST_SET);
3996         sky2_read8(hw, B0_CTST);
3997
3998         free_irq(pdev->irq, hw);
3999         if (hw->msi)
4000                 pci_disable_msi(pdev);
4001         pci_free_consistent(pdev, STATUS_LE_BYTES, hw->st_le, hw->st_dma);
4002         pci_release_regions(pdev);
4003         pci_disable_device(pdev);
4004
4005         if (dev1)
4006                 free_netdev(dev1);
4007         free_netdev(dev0);
4008         iounmap(hw->regs);
4009         kfree(hw);
4010
4011         pci_set_drvdata(pdev, NULL);
4012 }
4013
4014 #ifdef CONFIG_PM
4015 static int sky2_suspend(struct pci_dev *pdev, pm_message_t state)
4016 {
4017         struct sky2_hw *hw = pci_get_drvdata(pdev);
4018         int i, wol = 0;
4019
4020         if (!hw)
4021                 return 0;
4022
4023         del_timer_sync(&hw->idle_timer);
4024         netif_poll_disable(hw->dev[0]);
4025
4026         for (i = 0; i < hw->ports; i++) {
4027                 struct net_device *dev = hw->dev[i];
4028                 struct sky2_port *sky2 = netdev_priv(dev);
4029
4030                 if (netif_running(dev))
4031                         sky2_down(dev);
4032
4033                 if (sky2->wol)
4034                         sky2_wol_init(sky2);
4035
4036                 wol |= sky2->wol;
4037         }
4038
4039         sky2_write32(hw, B0_IMSK, 0);
4040         sky2_power_aux(hw);
4041
4042         pci_save_state(pdev);
4043         pci_enable_wake(pdev, pci_choose_state(pdev, state), wol);
4044         pci_set_power_state(pdev, pci_choose_state(pdev, state));
4045
4046         return 0;
4047 }
4048
4049 static int sky2_resume(struct pci_dev *pdev)
4050 {
4051         struct sky2_hw *hw = pci_get_drvdata(pdev);
4052         int i, err;
4053
4054         if (!hw)
4055                 return 0;
4056
4057         err = pci_set_power_state(pdev, PCI_D0);
4058         if (err)
4059                 goto out;
4060
4061         err = pci_restore_state(pdev);
4062         if (err)
4063                 goto out;
4064
4065         pci_enable_wake(pdev, PCI_D0, 0);
4066
4067         /* Re-enable all clocks */
4068         if (hw->chip_id == CHIP_ID_YUKON_EX || hw->chip_id == CHIP_ID_YUKON_EC_U)
4069                 sky2_pci_write32(hw, PCI_DEV_REG3, 0);
4070
4071         sky2_reset(hw);
4072
4073         sky2_write32(hw, B0_IMSK, Y2_IS_BASE);
4074
4075         for (i = 0; i < hw->ports; i++) {
4076                 struct net_device *dev = hw->dev[i];
4077                 if (netif_running(dev)) {
4078                         err = sky2_up(dev);
4079                         if (err) {
4080                                 printk(KERN_ERR PFX "%s: could not up: %d\n",
4081                                        dev->name, err);
4082                                 dev_close(dev);
4083                                 goto out;
4084                         }
4085                 }
4086         }
4087
4088         netif_poll_enable(hw->dev[0]);
4089         sky2_idle_start(hw);
4090         return 0;
4091 out:
4092         dev_err(&pdev->dev, "resume failed (%d)\n", err);
4093         pci_disable_device(pdev);
4094         return err;
4095 }
4096 #endif
4097
4098 static void sky2_shutdown(struct pci_dev *pdev)
4099 {
4100         struct sky2_hw *hw = pci_get_drvdata(pdev);
4101         int i, wol = 0;
4102
4103         if (!hw)
4104                 return;
4105
4106         del_timer_sync(&hw->idle_timer);
4107         netif_poll_disable(hw->dev[0]);
4108
4109         for (i = 0; i < hw->ports; i++) {
4110                 struct net_device *dev = hw->dev[i];
4111                 struct sky2_port *sky2 = netdev_priv(dev);
4112
4113                 if (sky2->wol) {
4114                         wol = 1;
4115                         sky2_wol_init(sky2);
4116                 }
4117         }
4118
4119         if (wol)
4120                 sky2_power_aux(hw);
4121
4122         pci_enable_wake(pdev, PCI_D3hot, wol);
4123         pci_enable_wake(pdev, PCI_D3cold, wol);
4124
4125         pci_disable_device(pdev);
4126         pci_set_power_state(pdev, PCI_D3hot);
4127
4128 }
4129
4130 static struct pci_driver sky2_driver = {
4131         .name = DRV_NAME,
4132         .id_table = sky2_id_table,
4133         .probe = sky2_probe,
4134         .remove = __devexit_p(sky2_remove),
4135 #ifdef CONFIG_PM
4136         .suspend = sky2_suspend,
4137         .resume = sky2_resume,
4138 #endif
4139         .shutdown = sky2_shutdown,
4140 };
4141
4142 static int __init sky2_init_module(void)
4143 {
4144         sky2_debug_init();
4145         return pci_register_driver(&sky2_driver);
4146 }
4147
4148 static void __exit sky2_cleanup_module(void)
4149 {
4150         pci_unregister_driver(&sky2_driver);
4151         sky2_debug_cleanup();
4152 }
4153
4154 module_init(sky2_init_module);
4155 module_exit(sky2_cleanup_module);
4156
4157 MODULE_DESCRIPTION("Marvell Yukon 2 Gigabit Ethernet driver");
4158 MODULE_AUTHOR("Stephen Hemminger <shemminger@linux-foundation.org>");
4159 MODULE_LICENSE("GPL");
4160 MODULE_VERSION(DRV_VERSION);