drivers/scsi/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Copyright 2004 Red Hat, Inc.
   5  *
   6  *  The contents of this file are subject to the Open
   7  *  Software License version 1.1 that can be found at
   8  *  http://www.opensource.org/licenses/osl-1.1.txt and is included herein
   9  *  by reference.
  10  *
  11  *  Alternatively, the contents of this file may be used under the terms
  12  *  of the GNU General Public License version 2 (the "GPL") as distributed
  13  *  in the kernel source COPYING file, in which case the provisions of
  14  *  the GPL are applicable instead of the above.  If you wish to allow
  15  *  the use of your version of this file only under the terms of the
  16  *  GPL and not to allow others to use your version of this file under
  17  *  the OSL, indicate your decision by deleting the provisions above and
  18  *  replace them with the notice and other provisions required by the GPL.
  19  *  If you do not delete the provisions above, a recipient may use your
  20  *  version of this file under either the OSL or the GPL.
  21  *
  22  * Version 1.0 of the AHCI specification:
  23  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  24  *
  25  */
  26
  27 #include <linux/kernel.h>
  28 #include <linux/module.h>
  29 #include <linux/pci.h>
  30 #include <linux/init.h>
  31 #include <linux/blkdev.h>
  32 #include <linux/delay.h>
  33 #include <linux/interrupt.h>
  34 #include <linux/sched.h>
  35 #include <linux/dma-mapping.h>
  36 #include "scsi.h"
  37 #include <scsi/scsi_host.h>
  38 #include <linux/libata.h>
  39 #include <asm/io.h>
  40
  41 #define DRV_NAME        "ahci"
  42 #define DRV_VERSION     "1.01"
  43
  44
  45 enum {
  46         AHCI_PCI_BAR            = 5,
  47         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  48         AHCI_DMA_BOUNDARY       = 0xffffffff,
  49         AHCI_USE_CLUSTERING     = 0,
  50         AHCI_CMD_SLOT_SZ        = 32 * 32,
  51         AHCI_RX_FIS_SZ          = 256,
  52         AHCI_CMD_TBL_HDR        = 0x80,
  53         AHCI_CMD_TBL_CDB        = 0x40,
  54         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR + (AHCI_MAX_SG * 16),
  55         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_SZ +
  56                                   AHCI_RX_FIS_SZ,
  57         AHCI_IRQ_ON_SG          = (1 << 31),
  58         AHCI_CMD_ATAPI          = (1 << 5),
  59         AHCI_CMD_WRITE          = (1 << 6),
  60
  61         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  62
  63         board_ahci              = 0,
  64
  65         /* global controller registers */
  66         HOST_CAP                = 0x00, /* host capabilities */
  67         HOST_CTL                = 0x04, /* global host control */
  68         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  69         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  70         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  71
  72         /* HOST_CTL bits */
  73         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  74         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  75         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  76
  77         /* HOST_CAP bits */
  78         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
  79
  80         /* registers for each SATA port */
  81         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
  82         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
  83         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
  84         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
  85         PORT_IRQ_STAT           = 0x10, /* interrupt status */
  86         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
  87         PORT_CMD                = 0x18, /* port command */
  88         PORT_TFDATA             = 0x20, /* taskfile data */
  89         PORT_SIG                = 0x24, /* device TF signature */
  90         PORT_CMD_ISSUE          = 0x38, /* command issue */
  91         PORT_SCR                = 0x28, /* SATA phy register block */
  92         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
  93         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
  94         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
  95         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
  96
  97         /* PORT_IRQ_{STAT,MASK} bits */
  98         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
  99         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
 100         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
 101         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 102         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 103         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 104         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 105         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 106
 107         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 108         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 109         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 110         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 111         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 112         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 113         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 114         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 115         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 116
 117         PORT_IRQ_FATAL          = PORT_IRQ_TF_ERR |
 118                                   PORT_IRQ_HBUS_ERR |
 119                                   PORT_IRQ_HBUS_DATA_ERR |
 120                                   PORT_IRQ_IF_ERR,
 121         DEF_PORT_IRQ            = PORT_IRQ_FATAL | PORT_IRQ_PHYRDY |
 122                                   PORT_IRQ_CONNECT | PORT_IRQ_SG_DONE |
 123                                   PORT_IRQ_UNK_FIS | PORT_IRQ_SDB_FIS |
 124                                   PORT_IRQ_DMAS_FIS | PORT_IRQ_PIOS_FIS |
 125                                   PORT_IRQ_D2H_REG_FIS,
 126
 127         /* PORT_CMD bits */
 128         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 129         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 130         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 131         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 132         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 133         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 134
 135         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 136         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 137         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 138
 139         /* hpriv->flags bits */
 140         AHCI_FLAG_MSI           = (1 << 0),
 141 };
 142
 143 struct ahci_cmd_hdr {
 144         u32                     opts;
 145         u32                     status;
 146         u32                     tbl_addr;
 147         u32                     tbl_addr_hi;
 148         u32                     reserved[4];
 149 };
 150
 151 struct ahci_sg {
 152         u32                     addr;
 153         u32                     addr_hi;
 154         u32                     reserved;
 155         u32                     flags_size;
 156 };
 157
 158 struct ahci_host_priv {
 159         unsigned long           flags;
 160         u32                     cap;    /* cache of HOST_CAP register */
 161         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
 162 };
 163
 164 struct ahci_port_priv {
 165         struct ahci_cmd_hdr     *cmd_slot;
 166         dma_addr_t              cmd_slot_dma;
 167         void                    *cmd_tbl;
 168         dma_addr_t              cmd_tbl_dma;
 169         struct ahci_sg          *cmd_tbl_sg;
 170         void                    *rx_fis;
 171         dma_addr_t              rx_fis_dma;
 172 };
 173
 174 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
 175 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 176 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 177 static int ahci_qc_issue(struct ata_queued_cmd *qc);
 178 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
 179 static void ahci_phy_reset(struct ata_port *ap);
 180 static void ahci_irq_clear(struct ata_port *ap);
 181 static void ahci_eng_timeout(struct ata_port *ap);
 182 static int ahci_port_start(struct ata_port *ap);
 183 static void ahci_port_stop(struct ata_port *ap);
 184 static void ahci_host_stop(struct ata_host_set *host_set);
 185 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 186 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 187 static u8 ahci_check_status(struct ata_port *ap);
 188 static u8 ahci_check_err(struct ata_port *ap);
 189 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc);
 190 static void ahci_remove_one (struct pci_dev *pdev);
 191
 192 static Scsi_Host_Template ahci_sht = {
 193         .module                 = THIS_MODULE,
 194         .name                   = DRV_NAME,
 195         .ioctl                  = ata_scsi_ioctl,
 196         .queuecommand           = ata_scsi_queuecmd,
 197         .eh_strategy_handler    = ata_scsi_error,
 198         .can_queue              = ATA_DEF_QUEUE,
 199         .this_id                = ATA_SHT_THIS_ID,
 200         .sg_tablesize           = AHCI_MAX_SG,
 201         .max_sectors            = ATA_MAX_SECTORS,
 202         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 203         .emulated               = ATA_SHT_EMULATED,
 204         .use_clustering         = AHCI_USE_CLUSTERING,
 205         .proc_name              = DRV_NAME,
 206         .dma_boundary           = AHCI_DMA_BOUNDARY,
 207         .slave_configure        = ata_scsi_slave_config,
 208         .bios_param             = ata_std_bios_param,
 209         .ordered_flush          = 1,
 210 };
 211
 212 static struct ata_port_operations ahci_ops = {
 213         .port_disable           = ata_port_disable,
 214
 215         .check_status           = ahci_check_status,
 216         .check_altstatus        = ahci_check_status,
 217         .check_err              = ahci_check_err,
 218         .dev_select             = ata_noop_dev_select,
 219
 220         .tf_read                = ahci_tf_read,
 221
 222         .phy_reset              = ahci_phy_reset,
 223
 224         .qc_prep                = ahci_qc_prep,
 225         .qc_issue               = ahci_qc_issue,
 226
 227         .eng_timeout            = ahci_eng_timeout,
 228
 229         .irq_handler            = ahci_interrupt,
 230         .irq_clear              = ahci_irq_clear,
 231
 232         .scr_read               = ahci_scr_read,
 233         .scr_write              = ahci_scr_write,
 234
 235         .port_start             = ahci_port_start,
 236         .port_stop              = ahci_port_stop,
 237         .host_stop              = ahci_host_stop,
 238 };
 239
 240 static struct ata_port_info ahci_port_info[] = {
 241         /* board_ahci */
 242         {
 243                 .sht            = &ahci_sht,
 244                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 245                                   ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
 246                                   ATA_FLAG_PIO_DMA,
 247                 .pio_mask       = 0x03, /* pio3-4 */
 248                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 249                 .port_ops       = &ahci_ops,
 250         },
 251 };
 252
 253 static struct pci_device_id ahci_pci_tbl[] = {
 254         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 255           board_ahci }, /* ICH6 */
 256         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 257           board_ahci }, /* ICH6M */
 258         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 259           board_ahci }, /* ICH7 */
 260         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 261           board_ahci }, /* ICH7M */
 262         { PCI_VENDOR_ID_INTEL, 0x27c3, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 263           board_ahci }, /* ICH7R */
 264         { PCI_VENDOR_ID_AL, 0x5288, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 265           board_ahci }, /* ULi M5288 */
 266         { PCI_VENDOR_ID_INTEL, 0x2681, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 267           board_ahci }, /* ESB2 */
 268         { PCI_VENDOR_ID_INTEL, 0x2682, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 269           board_ahci }, /* ESB2 */
 270         { PCI_VENDOR_ID_INTEL, 0x2683, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 271           board_ahci }, /* ESB2 */
 272         { PCI_VENDOR_ID_INTEL, 0x27c6, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 273           board_ahci }, /* ICH7-M DH */
 274         { }     /* terminate list */
 275 };
 276
 277
 278 static struct pci_driver ahci_pci_driver = {
 279         .name                   = DRV_NAME,
 280         .id_table               = ahci_pci_tbl,
 281         .probe                  = ahci_init_one,
 282         .remove                 = ahci_remove_one,
 283 };
 284
 285
 286 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
 287 {
 288         return base + 0x100 + (port * 0x80);
 289 }
 290
 291 static inline void *ahci_port_base (void *base, unsigned int port)
 292 {
 293         return (void *) ahci_port_base_ul((unsigned long)base, port);
 294 }
 295
 296 static void ahci_host_stop(struct ata_host_set *host_set)
 297 {
 298         struct ahci_host_priv *hpriv = host_set->private_data;
 299         kfree(hpriv);
 300
 301         ata_host_stop(host_set);
 302 }
 303
 304 static int ahci_port_start(struct ata_port *ap)
 305 {
 306         struct device *dev = ap->host_set->dev;
 307         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 308         struct ahci_port_priv *pp;
 309         void *mem, *mmio = ap->host_set->mmio_base;
 310         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 311         dma_addr_t mem_dma;
 312
 313         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 314         if (!pp)
 315                 return -ENOMEM;
 316         memset(pp, 0, sizeof(*pp));
 317
 318         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
 319         if (!mem) {
 320                 kfree(pp);
 321                 return -ENOMEM;
 322         }
 323         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 324
 325         /*
 326          * First item in chunk of DMA memory: 32-slot command table,
 327          * 32 bytes each in size
 328          */
 329         pp->cmd_slot = mem;
 330         pp->cmd_slot_dma = mem_dma;
 331
 332         mem += AHCI_CMD_SLOT_SZ;
 333         mem_dma += AHCI_CMD_SLOT_SZ;
 334
 335         /*
 336          * Second item: Received-FIS area
 337          */
 338         pp->rx_fis = mem;
 339         pp->rx_fis_dma = mem_dma;
 340
 341         mem += AHCI_RX_FIS_SZ;
 342         mem_dma += AHCI_RX_FIS_SZ;
 343
 344         /*
 345          * Third item: data area for storing a single command
 346          * and its scatter-gather table
 347          */
 348         pp->cmd_tbl = mem;
 349         pp->cmd_tbl_dma = mem_dma;
 350
 351         pp->cmd_tbl_sg = mem + AHCI_CMD_TBL_HDR;
 352
 353         ap->private_data = pp;
 354
 355         if (hpriv->cap & HOST_CAP_64)
 356                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
 357         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 358         readl(port_mmio + PORT_LST_ADDR); /* flush */
 359
 360         if (hpriv->cap & HOST_CAP_64)
 361                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
 362         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 363         readl(port_mmio + PORT_FIS_ADDR); /* flush */
 364
 365         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 366                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 367                PORT_CMD_START, port_mmio + PORT_CMD);
 368         readl(port_mmio + PORT_CMD); /* flush */
 369
 370         return 0;
 371 }
 372
 373
 374 static void ahci_port_stop(struct ata_port *ap)
 375 {
 376         struct device *dev = ap->host_set->dev;
 377         struct ahci_port_priv *pp = ap->private_data;
 378         void *mmio = ap->host_set->mmio_base;
 379         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 380         u32 tmp;
 381
 382         tmp = readl(port_mmio + PORT_CMD);
 383         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
 384         writel(tmp, port_mmio + PORT_CMD);
 385         readl(port_mmio + PORT_CMD); /* flush */
 386
 387         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
 388          * this is slightly incorrect.
 389          */
 390         msleep(500);
 391
 392         ap->private_data = NULL;
 393         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
 394                           pp->cmd_slot, pp->cmd_slot_dma);
 395         kfree(pp);
 396 }
 397
 398 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
 399 {
 400         unsigned int sc_reg;
 401
 402         switch (sc_reg_in) {
 403         case SCR_STATUS:        sc_reg = 0; break;
 404         case SCR_CONTROL:       sc_reg = 1; break;
 405         case SCR_ERROR:         sc_reg = 2; break;
 406         case SCR_ACTIVE:        sc_reg = 3; break;
 407         default:
 408                 return 0xffffffffU;
 409         }
 410
 411         return readl((void *) ap->ioaddr.scr_addr + (sc_reg * 4));
 412 }
 413
 414
 415 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
 416                                u32 val)
 417 {
 418         unsigned int sc_reg;
 419
 420         switch (sc_reg_in) {
 421         case SCR_STATUS:        sc_reg = 0; break;
 422         case SCR_CONTROL:       sc_reg = 1; break;
 423         case SCR_ERROR:         sc_reg = 2; break;
 424         case SCR_ACTIVE:        sc_reg = 3; break;
 425         default:
 426                 return;
 427         }
 428
 429         writel(val, (void *) ap->ioaddr.scr_addr + (sc_reg * 4));
 430 }
 431
 432 static void ahci_phy_reset(struct ata_port *ap)
 433 {
 434         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 435         struct ata_taskfile tf;
 436         struct ata_device *dev = &ap->device[0];
 437         u32 tmp;
 438
 439         __sata_phy_reset(ap);
 440
 441         if (ap->flags & ATA_FLAG_PORT_DISABLED)
 442                 return;
 443
 444         tmp = readl(port_mmio + PORT_SIG);
 445         tf.lbah         = (tmp >> 24)   & 0xff;
 446         tf.lbam         = (tmp >> 16)   & 0xff;
 447         tf.lbal         = (tmp >> 8)    & 0xff;
 448         tf.nsect        = (tmp)         & 0xff;
 449
 450         dev->class = ata_dev_classify(&tf);
 451         if (!ata_dev_present(dev))
 452                 ata_port_disable(ap);
 453 }
 454
 455 static u8 ahci_check_status(struct ata_port *ap)
 456 {
 457         void *mmio = (void *) ap->ioaddr.cmd_addr;
 458
 459         return readl(mmio + PORT_TFDATA) & 0xFF;
 460 }
 461
 462 static u8 ahci_check_err(struct ata_port *ap)
 463 {
 464         void *mmio = (void *) ap->ioaddr.cmd_addr;
 465
 466         return (readl(mmio + PORT_TFDATA) >> 8) & 0xFF;
 467 }
 468
 469 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
 470 {
 471         struct ahci_port_priv *pp = ap->private_data;
 472         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
 473
 474         ata_tf_from_fis(d2h_fis, tf);
 475 }
 476
 477 static void ahci_fill_sg(struct ata_queued_cmd *qc)
 478 {
 479         struct ahci_port_priv *pp = qc->ap->private_data;
 480         unsigned int i;
 481
 482         VPRINTK("ENTER\n");
 483
 484         /*
 485          * Next, the S/G list.
 486          */
 487         for (i = 0; i < qc->n_elem; i++) {
 488                 u32 sg_len;
 489                 dma_addr_t addr;
 490
 491                 addr = sg_dma_address(&qc->sg[i]);
 492                 sg_len = sg_dma_len(&qc->sg[i]);
 493
 494                 pp->cmd_tbl_sg[i].addr = cpu_to_le32(addr & 0xffffffff);
 495                 pp->cmd_tbl_sg[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
 496                 pp->cmd_tbl_sg[i].flags_size = cpu_to_le32(sg_len - 1);
 497         }
 498 }
 499
 500 static void ahci_qc_prep(struct ata_queued_cmd *qc)
 501 {
 502         struct ata_port *ap = qc->ap;
 503         struct ahci_port_priv *pp = ap->private_data;
 504         u32 opts;
 505         const u32 cmd_fis_len = 5; /* five dwords */
 506
 507         /*
 508          * Fill in command slot information (currently only one slot,
 509          * slot 0, is currently since we don't do queueing)
 510          */
 511
 512         opts = (qc->n_elem << 16) | cmd_fis_len;
 513         if (qc->tf.flags & ATA_TFLAG_WRITE)
 514                 opts |= AHCI_CMD_WRITE;
 515         if (is_atapi_taskfile(&qc->tf))
 516                 opts |= AHCI_CMD_ATAPI;
 517
 518         pp->cmd_slot[0].opts = cpu_to_le32(opts);
 519         pp->cmd_slot[0].status = 0;
 520         pp->cmd_slot[0].tbl_addr = cpu_to_le32(pp->cmd_tbl_dma & 0xffffffff);
 521         pp->cmd_slot[0].tbl_addr_hi = cpu_to_le32((pp->cmd_tbl_dma >> 16) >> 16);
 522
 523         /*
 524          * Fill in command table information.  First, the header,
 525          * a SATA Register - Host to Device command FIS.
 526          */
 527         ata_tf_to_fis(&qc->tf, pp->cmd_tbl, 0);
 528         if (opts & AHCI_CMD_ATAPI) {
 529                 memset(pp->cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
 530                 memcpy(pp->cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, ap->cdb_len);
 531         }
 532
 533         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
 534                 return;
 535
 536         ahci_fill_sg(qc);
 537 }
 538
 539 static void ahci_intr_error(struct ata_port *ap, u32 irq_stat)
 540 {
 541         void *mmio = ap->host_set->mmio_base;
 542         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 543         u32 tmp;
 544         int work;
 545
 546         /* stop DMA */
 547         tmp = readl(port_mmio + PORT_CMD);
 548         tmp &= ~PORT_CMD_START;
 549         writel(tmp, port_mmio + PORT_CMD);
 550
 551         /* wait for engine to stop.  TODO: this could be
 552          * as long as 500 msec
 553          */
 554         work = 1000;
 555         while (work-- > 0) {
 556                 tmp = readl(port_mmio + PORT_CMD);
 557                 if ((tmp & PORT_CMD_LIST_ON) == 0)
 558                         break;
 559                 udelay(10);
 560         }
 561
 562         /* clear SATA phy error, if any */
 563         tmp = readl(port_mmio + PORT_SCR_ERR);
 564         writel(tmp, port_mmio + PORT_SCR_ERR);
 565
 566         /* if DRQ/BSY is set, device needs to be reset.
 567          * if so, issue COMRESET
 568          */
 569         tmp = readl(port_mmio + PORT_TFDATA);
 570         if (tmp & (ATA_BUSY | ATA_DRQ)) {
 571                 writel(0x301, port_mmio + PORT_SCR_CTL);
 572                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 573                 udelay(10);
 574                 writel(0x300, port_mmio + PORT_SCR_CTL);
 575                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 576         }
 577
 578         /* re-start DMA */
 579         tmp = readl(port_mmio + PORT_CMD);
 580         tmp |= PORT_CMD_START;
 581         writel(tmp, port_mmio + PORT_CMD);
 582         readl(port_mmio + PORT_CMD); /* flush */
 583
 584         printk(KERN_WARNING "ata%u: error occurred, port reset\n", ap->id);
 585 }
 586
 587 static void ahci_eng_timeout(struct ata_port *ap)
 588 {
 589         void *mmio = ap->host_set->mmio_base;
 590         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 591         struct ata_queued_cmd *qc;
 592
 593         DPRINTK("ENTER\n");
 594
 595         ahci_intr_error(ap, readl(port_mmio + PORT_IRQ_STAT));
 596
 597         qc = ata_qc_from_tag(ap, ap->active_tag);
 598         if (!qc) {
 599                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
 600                        ap->id);
 601         } else {
 602                 /* hack alert!  We cannot use the supplied completion
 603                  * function from inside the ->eh_strategy_handler() thread.
 604                  * libata is the only user of ->eh_strategy_handler() in
 605                  * any kernel, so the default scsi_done() assumes it is
 606                  * not being called from the SCSI EH.
 607                  */
 608                 qc->scsidone = scsi_finish_command;
 609                 ata_qc_complete(qc, ATA_ERR);
 610         }
 611
 612 }
 613
 614 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc)
 615 {
 616         void *mmio = ap->host_set->mmio_base;
 617         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 618         u32 status, serr, ci;
 619
 620         serr = readl(port_mmio + PORT_SCR_ERR);
 621         writel(serr, port_mmio + PORT_SCR_ERR);
 622
 623         status = readl(port_mmio + PORT_IRQ_STAT);
 624         writel(status, port_mmio + PORT_IRQ_STAT);
 625
 626         ci = readl(port_mmio + PORT_CMD_ISSUE);
 627         if (likely((ci & 0x1) == 0)) {
 628                 if (qc) {
 629                         ata_qc_complete(qc, 0);
 630                         qc = NULL;
 631                 }
 632         }
 633
 634         if (status & PORT_IRQ_FATAL) {
 635                 ahci_intr_error(ap, status);
 636                 if (qc)
 637                         ata_qc_complete(qc, ATA_ERR);
 638         }
 639
 640         return 1;
 641 }
 642
 643 static void ahci_irq_clear(struct ata_port *ap)
 644 {
 645         /* TODO */
 646 }
 647
 648 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs)
 649 {
 650         struct ata_host_set *host_set = dev_instance;
 651         struct ahci_host_priv *hpriv;
 652         unsigned int i, handled = 0;
 653         void *mmio;
 654         u32 irq_stat, irq_ack = 0;
 655
 656         VPRINTK("ENTER\n");
 657
 658         hpriv = host_set->private_data;
 659         mmio = host_set->mmio_base;
 660
 661         /* sigh.  0xffffffff is a valid return from h/w */
 662         irq_stat = readl(mmio + HOST_IRQ_STAT);
 663         irq_stat &= hpriv->port_map;
 664         if (!irq_stat)
 665                 return IRQ_NONE;
 666
 667         spin_lock(&host_set->lock);
 668
 669         for (i = 0; i < host_set->n_ports; i++) {
 670                 struct ata_port *ap;
 671                 u32 tmp;
 672
 673                 VPRINTK("port %u\n", i);
 674                 ap = host_set->ports[i];
 675                 tmp = irq_stat & (1 << i);
 676                 if (tmp && ap) {
 677                         struct ata_queued_cmd *qc;
 678                         qc = ata_qc_from_tag(ap, ap->active_tag);
 679                         if (ahci_host_intr(ap, qc))
 680                                 irq_ack |= (1 << i);
 681                 }
 682         }
 683
 684         if (irq_ack) {
 685                 writel(irq_ack, mmio + HOST_IRQ_STAT);
 686                 handled = 1;
 687         }
 688
 689         spin_unlock(&host_set->lock);
 690
 691         VPRINTK("EXIT\n");
 692
 693         return IRQ_RETVAL(handled);
 694 }
 695
 696 static int ahci_qc_issue(struct ata_queued_cmd *qc)
 697 {
 698         struct ata_port *ap = qc->ap;
 699         void *port_mmio = (void *) ap->ioaddr.cmd_addr;
 700
 701         writel(1, port_mmio + PORT_SCR_ACT);
 702         readl(port_mmio + PORT_SCR_ACT);        /* flush */
 703
 704         writel(1, port_mmio + PORT_CMD_ISSUE);
 705         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 706
 707         return 0;
 708 }
 709
 710 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
 711                             unsigned int port_idx)
 712 {
 713         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
 714         base = ahci_port_base_ul(base, port_idx);
 715         VPRINTK("base now==0x%lx\n", base);
 716
 717         port->cmd_addr          = base;
 718         port->scr_addr          = base + PORT_SCR;
 719
 720         VPRINTK("EXIT\n");
 721 }
 722
 723 static int ahci_host_init(struct ata_probe_ent *probe_ent)
 724 {
 725         struct ahci_host_priv *hpriv = probe_ent->private_data;
 726         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 727         void __iomem *mmio = probe_ent->mmio_base;
 728         u32 tmp, cap_save;
 729         u16 tmp16;
 730         unsigned int i, j, using_dac;
 731         int rc;
 732         void __iomem *port_mmio;
 733
 734         cap_save = readl(mmio + HOST_CAP);
 735         cap_save &= ( (1<<28) | (1<<17) );
 736         cap_save |= (1 << 27);
 737
 738         /* global controller reset */
 739         tmp = readl(mmio + HOST_CTL);
 740         if ((tmp & HOST_RESET) == 0) {
 741                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
 742                 readl(mmio + HOST_CTL); /* flush */
 743         }
 744
 745         /* reset must complete within 1 second, or
 746          * the hardware should be considered fried.
 747          */
 748         ssleep(1);
 749
 750         tmp = readl(mmio + HOST_CTL);
 751         if (tmp & HOST_RESET) {
 752                 printk(KERN_ERR DRV_NAME "(%s): controller reset failed (0x%x)\n",
 753                         pci_name(pdev), tmp);
 754                 return -EIO;
 755         }
 756
 757         writel(HOST_AHCI_EN, mmio + HOST_CTL);
 758         (void) readl(mmio + HOST_CTL);  /* flush */
 759         writel(cap_save, mmio + HOST_CAP);
 760         writel(0xf, mmio + HOST_PORTS_IMPL);
 761         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 762
 763         pci_read_config_word(pdev, 0x92, &tmp16);
 764         tmp16 |= 0xf;
 765         pci_write_config_word(pdev, 0x92, tmp16);
 766
 767         hpriv->cap = readl(mmio + HOST_CAP);
 768         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
 769         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
 770
 771         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
 772                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
 773
 774         using_dac = hpriv->cap & HOST_CAP_64;
 775         if (using_dac &&
 776             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
 777                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
 778                 if (rc) {
 779                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 780                         if (rc) {
 781                                 printk(KERN_ERR DRV_NAME "(%s): 64-bit DMA enable failed\n",
 782                                         pci_name(pdev));
 783                                 return rc;
 784                         }
 785                 }
 786         } else {
 787                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
 788                 if (rc) {
 789                         printk(KERN_ERR DRV_NAME "(%s): 32-bit DMA enable failed\n",
 790                                 pci_name(pdev));
 791                         return rc;
 792                 }
 793                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 794                 if (rc) {
 795                         printk(KERN_ERR DRV_NAME "(%s): 32-bit consistent DMA enable failed\n",
 796                                 pci_name(pdev));
 797                         return rc;
 798                 }
 799         }
 800
 801         for (i = 0; i < probe_ent->n_ports; i++) {
 802 #if 0 /* BIOSen initialize this incorrectly */
 803                 if (!(hpriv->port_map & (1 << i)))
 804                         continue;
 805 #endif
 806
 807                 port_mmio = ahci_port_base(mmio, i);
 808                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
 809
 810                 ahci_setup_port(&probe_ent->port[i],
 811                                 (unsigned long) mmio, i);
 812
 813                 /* make sure port is not active */
 814                 tmp = readl(port_mmio + PORT_CMD);
 815                 VPRINTK("PORT_CMD 0x%x\n", tmp);
 816                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 817                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
 818                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 819                                  PORT_CMD_FIS_RX | PORT_CMD_START);
 820                         writel(tmp, port_mmio + PORT_CMD);
 821                         readl(port_mmio + PORT_CMD); /* flush */
 822
 823                         /* spec says 500 msecs for each bit, so
 824                          * this is slightly incorrect.
 825                          */
 826                         msleep(500);
 827                 }
 828
 829                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
 830
 831                 j = 0;
 832                 while (j < 100) {
 833                         msleep(10);
 834                         tmp = readl(port_mmio + PORT_SCR_STAT);
 835                         if ((tmp & 0xf) == 0x3)
 836                                 break;
 837                         j++;
 838                 }
 839
 840                 tmp = readl(port_mmio + PORT_SCR_ERR);
 841                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
 842                 writel(tmp, port_mmio + PORT_SCR_ERR);
 843
 844                 /* ack any pending irq events for this port */
 845                 tmp = readl(port_mmio + PORT_IRQ_STAT);
 846                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 847                 if (tmp)
 848                         writel(tmp, port_mmio + PORT_IRQ_STAT);
 849
 850                 writel(1 << i, mmio + HOST_IRQ_STAT);
 851
 852                 /* set irq mask (enables interrupts) */
 853                 writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
 854         }
 855
 856         tmp = readl(mmio + HOST_CTL);
 857         VPRINTK("HOST_CTL 0x%x\n", tmp);
 858         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
 859         tmp = readl(mmio + HOST_CTL);
 860         VPRINTK("HOST_CTL 0x%x\n", tmp);
 861
 862         pci_set_master(pdev);
 863
 864         return 0;
 865 }
 866
 867 /* move to PCI layer, integrate w/ MSI stuff */
 868 static void pci_intx(struct pci_dev *pdev, int enable)
 869 {
 870         u16 pci_command, new;
 871
 872         pci_read_config_word(pdev, PCI_COMMAND, &pci_command);
 873
 874         if (enable)
 875                 new = pci_command & ~PCI_COMMAND_INTX_DISABLE;
 876         else
 877                 new = pci_command | PCI_COMMAND_INTX_DISABLE;
 878
 879         if (new != pci_command)
 880                 pci_write_config_word(pdev, PCI_COMMAND, pci_command);
 881 }
 882
 883 static void ahci_print_info(struct ata_probe_ent *probe_ent)
 884 {
 885         struct ahci_host_priv *hpriv = probe_ent->private_data;
 886         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 887         void *mmio = probe_ent->mmio_base;
 888         u32 vers, cap, impl, speed;
 889         const char *speed_s;
 890         u16 cc;
 891         const char *scc_s;
 892
 893         vers = readl(mmio + HOST_VERSION);
 894         cap = hpriv->cap;
 895         impl = hpriv->port_map;
 896
 897         speed = (cap >> 20) & 0xf;
 898         if (speed == 1)
 899                 speed_s = "1.5";
 900         else if (speed == 2)
 901                 speed_s = "3";
 902         else
 903                 speed_s = "?";
 904
 905         pci_read_config_word(pdev, 0x0a, &cc);
 906         if (cc == 0x0101)
 907                 scc_s = "IDE";
 908         else if (cc == 0x0106)
 909                 scc_s = "SATA";
 910         else if (cc == 0x0104)
 911                 scc_s = "RAID";
 912         else
 913                 scc_s = "unknown";
 914
 915         printk(KERN_INFO DRV_NAME "(%s) AHCI %02x%02x.%02x%02x "
 916                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
 917                 ,
 918                 pci_name(pdev),
 919
 920                 (vers >> 24) & 0xff,
 921                 (vers >> 16) & 0xff,
 922                 (vers >> 8) & 0xff,
 923                 vers & 0xff,
 924
 925                 ((cap >> 8) & 0x1f) + 1,
 926                 (cap & 0x1f) + 1,
 927                 speed_s,
 928                 impl,
 929                 scc_s);
 930
 931         printk(KERN_INFO DRV_NAME "(%s) flags: "
 932                 "%s%s%s%s%s%s"
 933                 "%s%s%s%s%s%s%s\n"
 934                 ,
 935                 pci_name(pdev),
 936
 937                 cap & (1 << 31) ? "64bit " : "",
 938                 cap & (1 << 30) ? "ncq " : "",
 939                 cap & (1 << 28) ? "ilck " : "",
 940                 cap & (1 << 27) ? "stag " : "",
 941                 cap & (1 << 26) ? "pm " : "",
 942                 cap & (1 << 25) ? "led " : "",
 943
 944                 cap & (1 << 24) ? "clo " : "",
 945                 cap & (1 << 19) ? "nz " : "",
 946                 cap & (1 << 18) ? "only " : "",
 947                 cap & (1 << 17) ? "pmp " : "",
 948                 cap & (1 << 15) ? "pio " : "",
 949                 cap & (1 << 14) ? "slum " : "",
 950                 cap & (1 << 13) ? "part " : ""
 951                 );
 952 }
 953
 954 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
 955 {
 956         static int printed_version;
 957         struct ata_probe_ent *probe_ent = NULL;
 958         struct ahci_host_priv *hpriv;
 959         unsigned long base;
 960         void *mmio_base;
 961         unsigned int board_idx = (unsigned int) ent->driver_data;
 962         int have_msi, pci_dev_busy = 0;
 963         int rc;
 964
 965         VPRINTK("ENTER\n");
 966
 967         if (!printed_version++)
 968                 printk(KERN_DEBUG DRV_NAME " version " DRV_VERSION "\n");
 969
 970         rc = pci_enable_device(pdev);
 971         if (rc)
 972                 return rc;
 973
 974         rc = pci_request_regions(pdev, DRV_NAME);
 975         if (rc) {
 976                 pci_dev_busy = 1;
 977                 goto err_out;
 978         }
 979
 980         if (pci_enable_msi(pdev) == 0)
 981                 have_msi = 1;
 982         else {
 983                 pci_intx(pdev, 1);
 984                 have_msi = 0;
 985         }
 986
 987         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
 988         if (probe_ent == NULL) {
 989                 rc = -ENOMEM;
 990                 goto err_out_msi;
 991         }
 992
 993         memset(probe_ent, 0, sizeof(*probe_ent));
 994         probe_ent->dev = pci_dev_to_dev(pdev);
 995         INIT_LIST_HEAD(&probe_ent->node);
 996
 997         mmio_base = ioremap(pci_resource_start(pdev, AHCI_PCI_BAR),
 998                             pci_resource_len(pdev, AHCI_PCI_BAR));
 999         if (mmio_base == NULL) {
1000                 rc = -ENOMEM;
1001                 goto err_out_free_ent;
1002         }
1003         base = (unsigned long) mmio_base;
1004
1005         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1006         if (!hpriv) {
1007                 rc = -ENOMEM;
1008                 goto err_out_iounmap;
1009         }
1010         memset(hpriv, 0, sizeof(*hpriv));
1011
1012         probe_ent->sht          = ahci_port_info[board_idx].sht;
1013         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
1014         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1015         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1016         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1017
1018         probe_ent->irq = pdev->irq;
1019         probe_ent->irq_flags = SA_SHIRQ;
1020         probe_ent->mmio_base = mmio_base;
1021         probe_ent->private_data = hpriv;
1022
1023         if (have_msi)
1024                 hpriv->flags |= AHCI_FLAG_MSI;
1025
1026         /* initialize adapter */
1027         rc = ahci_host_init(probe_ent);
1028         if (rc)
1029                 goto err_out_hpriv;
1030
1031         ahci_print_info(probe_ent);
1032
1033         /* FIXME: check ata_device_add return value */
1034         ata_device_add(probe_ent);
1035         kfree(probe_ent);
1036
1037         return 0;
1038
1039 err_out_hpriv:
1040         kfree(hpriv);
1041 err_out_iounmap:
1042         iounmap(mmio_base);
1043 err_out_free_ent:
1044         kfree(probe_ent);
1045 err_out_msi:
1046         if (have_msi)
1047                 pci_disable_msi(pdev);
1048         else
1049                 pci_intx(pdev, 0);
1050         pci_release_regions(pdev);
1051 err_out:
1052         if (!pci_dev_busy)
1053                 pci_disable_device(pdev);
1054         return rc;
1055 }
1056
1057 static void ahci_remove_one (struct pci_dev *pdev)
1058 {
1059         struct device *dev = pci_dev_to_dev(pdev);
1060         struct ata_host_set *host_set = dev_get_drvdata(dev);
1061         struct ahci_host_priv *hpriv = host_set->private_data;
1062         struct ata_port *ap;
1063         unsigned int i;
1064         int have_msi;
1065
1066         for (i = 0; i < host_set->n_ports; i++) {
1067                 ap = host_set->ports[i];
1068
1069                 scsi_remove_host(ap->host);
1070         }
1071
1072         have_msi = hpriv->flags & AHCI_FLAG_MSI;
1073         free_irq(host_set->irq, host_set);
1074
1075         for (i = 0; i < host_set->n_ports; i++) {
1076                 ap = host_set->ports[i];
1077
1078                 ata_scsi_release(ap->host);
1079                 scsi_host_put(ap->host);
1080         }
1081
1082         host_set->ops->host_stop(host_set);
1083         kfree(host_set);
1084
1085         if (have_msi)
1086                 pci_disable_msi(pdev);
1087         else
1088                 pci_intx(pdev, 0);
1089         pci_release_regions(pdev);
1090         pci_disable_device(pdev);
1091         dev_set_drvdata(dev, NULL);
1092 }
1093
1094 static int __init ahci_init(void)
1095 {
1096         return pci_module_init(&ahci_pci_driver);
1097 }
1098
1099
1100 static void __exit ahci_exit(void)
1101 {
1102         pci_unregister_driver(&ahci_pci_driver);
1103 }
1104
1105
1106 MODULE_AUTHOR("Jeff Garzik");
1107 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1108 MODULE_LICENSE("GPL");
1109 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1110
1111 module_init(ahci_init);
1112 module_exit(ahci_exit);