drivers/scsi/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *  Copyright 2004-2005 Red Hat, Inc.
   9  *
  10  *
  11  *  This program is free software; you can redistribute it and/or modify
  12  *  it under the terms of the GNU General Public License as published by
  13  *  the Free Software Foundation; either version 2, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful,
  17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  *  GNU General Public License for more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License
  22  *  along with this program; see the file COPYING.  If not, write to
  23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  24  *
  25  *
  26  * libata documentation is available via 'make {ps|pdf}docs',
  27  * as Documentation/DocBook/libata.*
  28  *
  29  * AHCI hardware documentation:
  30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
  32  *
  33  */
  34
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/init.h>
  39 #include <linux/blkdev.h>
  40 #include <linux/delay.h>
  41 #include <linux/interrupt.h>
  42 #include <linux/sched.h>
  43 #include <linux/dma-mapping.h>
  44 #include <linux/device.h>
  45 #include <scsi/scsi_host.h>
  46 #include <scsi/scsi_cmnd.h>
  47 #include <linux/libata.h>
  48 #include <asm/io.h>
  49
  50 #define DRV_NAME        "ahci"
  51 #define DRV_VERSION     "1.2"
  52
  53
  54 enum {
  55         AHCI_PCI_BAR            = 5,
  56         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  57         AHCI_DMA_BOUNDARY       = 0xffffffff,
  58         AHCI_USE_CLUSTERING     = 0,
  59         AHCI_CMD_SLOT_SZ        = 32 * 32,
  60         AHCI_RX_FIS_SZ          = 256,
  61         AHCI_CMD_TBL_HDR        = 0x80,
  62         AHCI_CMD_TBL_CDB        = 0x40,
  63         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR + (AHCI_MAX_SG * 16),
  64         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_SZ +
  65                                   AHCI_RX_FIS_SZ,
  66         AHCI_IRQ_ON_SG          = (1 << 31),
  67         AHCI_CMD_ATAPI          = (1 << 5),
  68         AHCI_CMD_WRITE          = (1 << 6),
  69         AHCI_CMD_PREFETCH       = (1 << 7),
  70         AHCI_CMD_RESET          = (1 << 8),
  71         AHCI_CMD_CLR_BUSY       = (1 << 10),
  72
  73         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  74
  75         board_ahci              = 0,
  76
  77         /* global controller registers */
  78         HOST_CAP                = 0x00, /* host capabilities */
  79         HOST_CTL                = 0x04, /* global host control */
  80         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  81         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  82         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  83
  84         /* HOST_CTL bits */
  85         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  86         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  87         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  88
  89         /* HOST_CAP bits */
  90         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
  91         HOST_CAP_CLO            = (1 << 24), /* Command List Override support */
  92
  93         /* registers for each SATA port */
  94         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
  95         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
  96         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
  97         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
  98         PORT_IRQ_STAT           = 0x10, /* interrupt status */
  99         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
 100         PORT_CMD                = 0x18, /* port command */
 101         PORT_TFDATA             = 0x20, /* taskfile data */
 102         PORT_SIG                = 0x24, /* device TF signature */
 103         PORT_CMD_ISSUE          = 0x38, /* command issue */
 104         PORT_SCR                = 0x28, /* SATA phy register block */
 105         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
 106         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
 107         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
 108         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
 109
 110         /* PORT_IRQ_{STAT,MASK} bits */
 111         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
 112         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
 113         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
 114         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 115         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 116         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 117         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 118         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 119
 120         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 121         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 122         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 123         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 124         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 125         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 126         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 127         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 128         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 129
 130         PORT_IRQ_FATAL          = PORT_IRQ_TF_ERR |
 131                                   PORT_IRQ_HBUS_ERR |
 132                                   PORT_IRQ_HBUS_DATA_ERR |
 133                                   PORT_IRQ_IF_ERR,
 134         DEF_PORT_IRQ            = PORT_IRQ_FATAL | PORT_IRQ_PHYRDY |
 135                                   PORT_IRQ_CONNECT | PORT_IRQ_SG_DONE |
 136                                   PORT_IRQ_UNK_FIS | PORT_IRQ_SDB_FIS |
 137                                   PORT_IRQ_DMAS_FIS | PORT_IRQ_PIOS_FIS |
 138                                   PORT_IRQ_D2H_REG_FIS,
 139
 140         /* PORT_CMD bits */
 141         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
 142         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 143         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 144         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 145         PORT_CMD_CLO            = (1 << 3), /* Command list override */
 146         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 147         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 148         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 149
 150         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 151         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 152         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 153
 154         /* hpriv->flags bits */
 155         AHCI_FLAG_MSI           = (1 << 0),
 156 };
 157
 158 struct ahci_cmd_hdr {
 159         u32                     opts;
 160         u32                     status;
 161         u32                     tbl_addr;
 162         u32                     tbl_addr_hi;
 163         u32                     reserved[4];
 164 };
 165
 166 struct ahci_sg {
 167         u32                     addr;
 168         u32                     addr_hi;
 169         u32                     reserved;
 170         u32                     flags_size;
 171 };
 172
 173 struct ahci_host_priv {
 174         unsigned long           flags;
 175         u32                     cap;    /* cache of HOST_CAP register */
 176         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
 177 };
 178
 179 struct ahci_port_priv {
 180         struct ahci_cmd_hdr     *cmd_slot;
 181         dma_addr_t              cmd_slot_dma;
 182         void                    *cmd_tbl;
 183         dma_addr_t              cmd_tbl_dma;
 184         struct ahci_sg          *cmd_tbl_sg;
 185         void                    *rx_fis;
 186         dma_addr_t              rx_fis_dma;
 187 };
 188
 189 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
 190 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 191 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 192 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
 193 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
 194 static int ahci_probe_reset(struct ata_port *ap, unsigned int *classes);
 195 static void ahci_irq_clear(struct ata_port *ap);
 196 static void ahci_eng_timeout(struct ata_port *ap);
 197 static int ahci_port_start(struct ata_port *ap);
 198 static void ahci_port_stop(struct ata_port *ap);
 199 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 200 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 201 static u8 ahci_check_status(struct ata_port *ap);
 202 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc);
 203 static void ahci_remove_one (struct pci_dev *pdev);
 204
 205 static struct scsi_host_template ahci_sht = {
 206         .module                 = THIS_MODULE,
 207         .name                   = DRV_NAME,
 208         .ioctl                  = ata_scsi_ioctl,
 209         .queuecommand           = ata_scsi_queuecmd,
 210         .eh_timed_out           = ata_scsi_timed_out,
 211         .eh_strategy_handler    = ata_scsi_error,
 212         .can_queue              = ATA_DEF_QUEUE,
 213         .this_id                = ATA_SHT_THIS_ID,
 214         .sg_tablesize           = AHCI_MAX_SG,
 215         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 216         .emulated               = ATA_SHT_EMULATED,
 217         .use_clustering         = AHCI_USE_CLUSTERING,
 218         .proc_name              = DRV_NAME,
 219         .dma_boundary           = AHCI_DMA_BOUNDARY,
 220         .slave_configure        = ata_scsi_slave_config,
 221         .bios_param             = ata_std_bios_param,
 222 };
 223
 224 static const struct ata_port_operations ahci_ops = {
 225         .port_disable           = ata_port_disable,
 226
 227         .check_status           = ahci_check_status,
 228         .check_altstatus        = ahci_check_status,
 229         .dev_select             = ata_noop_dev_select,
 230
 231         .tf_read                = ahci_tf_read,
 232
 233         .probe_reset            = ahci_probe_reset,
 234
 235         .qc_prep                = ahci_qc_prep,
 236         .qc_issue               = ahci_qc_issue,
 237
 238         .eng_timeout            = ahci_eng_timeout,
 239
 240         .irq_handler            = ahci_interrupt,
 241         .irq_clear              = ahci_irq_clear,
 242
 243         .scr_read               = ahci_scr_read,
 244         .scr_write              = ahci_scr_write,
 245
 246         .port_start             = ahci_port_start,
 247         .port_stop              = ahci_port_stop,
 248 };
 249
 250 static const struct ata_port_info ahci_port_info[] = {
 251         /* board_ahci */
 252         {
 253                 .sht            = &ahci_sht,
 254                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 255                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA,
 256                 .pio_mask       = 0x1f, /* pio0-4 */
 257                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 258                 .port_ops       = &ahci_ops,
 259         },
 260 };
 261
 262 static const struct pci_device_id ahci_pci_tbl[] = {
 263         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 264           board_ahci }, /* ICH6 */
 265         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 266           board_ahci }, /* ICH6M */
 267         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 268           board_ahci }, /* ICH7 */
 269         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 270           board_ahci }, /* ICH7M */
 271         { PCI_VENDOR_ID_INTEL, 0x27c3, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 272           board_ahci }, /* ICH7R */
 273         { PCI_VENDOR_ID_AL, 0x5288, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 274           board_ahci }, /* ULi M5288 */
 275         { PCI_VENDOR_ID_INTEL, 0x2681, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 276           board_ahci }, /* ESB2 */
 277         { PCI_VENDOR_ID_INTEL, 0x2682, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 278           board_ahci }, /* ESB2 */
 279         { PCI_VENDOR_ID_INTEL, 0x2683, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 280           board_ahci }, /* ESB2 */
 281         { PCI_VENDOR_ID_INTEL, 0x27c6, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 282           board_ahci }, /* ICH7-M DH */
 283         { PCI_VENDOR_ID_INTEL, 0x2821, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 284           board_ahci }, /* ICH8 */
 285         { PCI_VENDOR_ID_INTEL, 0x2822, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 286           board_ahci }, /* ICH8 */
 287         { PCI_VENDOR_ID_INTEL, 0x2824, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 288           board_ahci }, /* ICH8 */
 289         { PCI_VENDOR_ID_INTEL, 0x2829, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 290           board_ahci }, /* ICH8M */
 291         { PCI_VENDOR_ID_INTEL, 0x282a, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 292           board_ahci }, /* ICH8M */
 293         { 0x197b, 0x2360, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 294           board_ahci }, /* JMicron JMB360 */
 295         { 0x197b, 0x2363, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 296           board_ahci }, /* JMicron JMB363 */
 297         { }     /* terminate list */
 298 };
 299
 300
 301 static struct pci_driver ahci_pci_driver = {
 302         .name                   = DRV_NAME,
 303         .id_table               = ahci_pci_tbl,
 304         .probe                  = ahci_init_one,
 305         .remove                 = ahci_remove_one,
 306 };
 307
 308
 309 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
 310 {
 311         return base + 0x100 + (port * 0x80);
 312 }
 313
 314 static inline void __iomem *ahci_port_base (void __iomem *base, unsigned int port)
 315 {
 316         return (void __iomem *) ahci_port_base_ul((unsigned long)base, port);
 317 }
 318
 319 static int ahci_port_start(struct ata_port *ap)
 320 {
 321         struct device *dev = ap->host_set->dev;
 322         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 323         struct ahci_port_priv *pp;
 324         void __iomem *mmio = ap->host_set->mmio_base;
 325         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 326         void *mem;
 327         dma_addr_t mem_dma;
 328         int rc;
 329
 330         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 331         if (!pp)
 332                 return -ENOMEM;
 333         memset(pp, 0, sizeof(*pp));
 334
 335         rc = ata_pad_alloc(ap, dev);
 336         if (rc) {
 337                 kfree(pp);
 338                 return rc;
 339         }
 340
 341         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
 342         if (!mem) {
 343                 ata_pad_free(ap, dev);
 344                 kfree(pp);
 345                 return -ENOMEM;
 346         }
 347         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 348
 349         /*
 350          * First item in chunk of DMA memory: 32-slot command table,
 351          * 32 bytes each in size
 352          */
 353         pp->cmd_slot = mem;
 354         pp->cmd_slot_dma = mem_dma;
 355
 356         mem += AHCI_CMD_SLOT_SZ;
 357         mem_dma += AHCI_CMD_SLOT_SZ;
 358
 359         /*
 360          * Second item: Received-FIS area
 361          */
 362         pp->rx_fis = mem;
 363         pp->rx_fis_dma = mem_dma;
 364
 365         mem += AHCI_RX_FIS_SZ;
 366         mem_dma += AHCI_RX_FIS_SZ;
 367
 368         /*
 369          * Third item: data area for storing a single command
 370          * and its scatter-gather table
 371          */
 372         pp->cmd_tbl = mem;
 373         pp->cmd_tbl_dma = mem_dma;
 374
 375         pp->cmd_tbl_sg = mem + AHCI_CMD_TBL_HDR;
 376
 377         ap->private_data = pp;
 378
 379         if (hpriv->cap & HOST_CAP_64)
 380                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
 381         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 382         readl(port_mmio + PORT_LST_ADDR); /* flush */
 383
 384         if (hpriv->cap & HOST_CAP_64)
 385                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
 386         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 387         readl(port_mmio + PORT_FIS_ADDR); /* flush */
 388
 389         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 390                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 391                PORT_CMD_START, port_mmio + PORT_CMD);
 392         readl(port_mmio + PORT_CMD); /* flush */
 393
 394         return 0;
 395 }
 396
 397
 398 static void ahci_port_stop(struct ata_port *ap)
 399 {
 400         struct device *dev = ap->host_set->dev;
 401         struct ahci_port_priv *pp = ap->private_data;
 402         void __iomem *mmio = ap->host_set->mmio_base;
 403         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 404         u32 tmp;
 405
 406         tmp = readl(port_mmio + PORT_CMD);
 407         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
 408         writel(tmp, port_mmio + PORT_CMD);
 409         readl(port_mmio + PORT_CMD); /* flush */
 410
 411         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
 412          * this is slightly incorrect.
 413          */
 414         msleep(500);
 415
 416         ap->private_data = NULL;
 417         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
 418                           pp->cmd_slot, pp->cmd_slot_dma);
 419         ata_pad_free(ap, dev);
 420         kfree(pp);
 421 }
 422
 423 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
 424 {
 425         unsigned int sc_reg;
 426
 427         switch (sc_reg_in) {
 428         case SCR_STATUS:        sc_reg = 0; break;
 429         case SCR_CONTROL:       sc_reg = 1; break;
 430         case SCR_ERROR:         sc_reg = 2; break;
 431         case SCR_ACTIVE:        sc_reg = 3; break;
 432         default:
 433                 return 0xffffffffU;
 434         }
 435
 436         return readl((void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
 437 }
 438
 439
 440 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
 441                                u32 val)
 442 {
 443         unsigned int sc_reg;
 444
 445         switch (sc_reg_in) {
 446         case SCR_STATUS:        sc_reg = 0; break;
 447         case SCR_CONTROL:       sc_reg = 1; break;
 448         case SCR_ERROR:         sc_reg = 2; break;
 449         case SCR_ACTIVE:        sc_reg = 3; break;
 450         default:
 451                 return;
 452         }
 453
 454         writel(val, (void __iomem *) ap->ioaddr.scr_addr + (sc_reg * 4));
 455 }
 456
 457 static int ahci_stop_engine(struct ata_port *ap)
 458 {
 459         void __iomem *mmio = ap->host_set->mmio_base;
 460         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 461         int work;
 462         u32 tmp;
 463
 464         tmp = readl(port_mmio + PORT_CMD);
 465         tmp &= ~PORT_CMD_START;
 466         writel(tmp, port_mmio + PORT_CMD);
 467
 468         /* wait for engine to stop.  TODO: this could be
 469          * as long as 500 msec
 470          */
 471         work = 1000;
 472         while (work-- > 0) {
 473                 tmp = readl(port_mmio + PORT_CMD);
 474                 if ((tmp & PORT_CMD_LIST_ON) == 0)
 475                         return 0;
 476                 udelay(10);
 477         }
 478
 479         return -EIO;
 480 }
 481
 482 static void ahci_start_engine(struct ata_port *ap)
 483 {
 484         void __iomem *mmio = ap->host_set->mmio_base;
 485         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 486         u32 tmp;
 487
 488         tmp = readl(port_mmio + PORT_CMD);
 489         tmp |= PORT_CMD_START;
 490         writel(tmp, port_mmio + PORT_CMD);
 491         readl(port_mmio + PORT_CMD); /* flush */
 492 }
 493
 494 static unsigned int ahci_dev_classify(struct ata_port *ap)
 495 {
 496         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 497         struct ata_taskfile tf;
 498         u32 tmp;
 499
 500         tmp = readl(port_mmio + PORT_SIG);
 501         tf.lbah         = (tmp >> 24)   & 0xff;
 502         tf.lbam         = (tmp >> 16)   & 0xff;
 503         tf.lbal         = (tmp >> 8)    & 0xff;
 504         tf.nsect        = (tmp)         & 0xff;
 505
 506         return ata_dev_classify(&tf);
 507 }
 508
 509 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, u32 opts)
 510 {
 511         pp->cmd_slot[0].opts = cpu_to_le32(opts);
 512         pp->cmd_slot[0].status = 0;
 513         pp->cmd_slot[0].tbl_addr = cpu_to_le32(pp->cmd_tbl_dma & 0xffffffff);
 514         pp->cmd_slot[0].tbl_addr_hi = cpu_to_le32((pp->cmd_tbl_dma >> 16) >> 16);
 515 }
 516
 517 static int ahci_hardreset(struct ata_port *ap, int verbose, unsigned int *class)
 518 {
 519         int rc;
 520
 521         DPRINTK("ENTER\n");
 522
 523         ahci_stop_engine(ap);
 524         rc = sata_std_hardreset(ap, verbose, class);
 525         ahci_start_engine(ap);
 526
 527         if (rc == 0)
 528                 *class = ahci_dev_classify(ap);
 529         if (*class == ATA_DEV_UNKNOWN)
 530                 *class = ATA_DEV_NONE;
 531
 532         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
 533         return rc;
 534 }
 535
 536 static void ahci_postreset(struct ata_port *ap, unsigned int *class)
 537 {
 538         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 539         u32 new_tmp, tmp;
 540
 541         ata_std_postreset(ap, class);
 542
 543         /* Make sure port's ATAPI bit is set appropriately */
 544         new_tmp = tmp = readl(port_mmio + PORT_CMD);
 545         if (*class == ATA_DEV_ATAPI)
 546                 new_tmp |= PORT_CMD_ATAPI;
 547         else
 548                 new_tmp &= ~PORT_CMD_ATAPI;
 549         if (new_tmp != tmp) {
 550                 writel(new_tmp, port_mmio + PORT_CMD);
 551                 readl(port_mmio + PORT_CMD); /* flush */
 552         }
 553 }
 554
 555 static int ahci_probe_reset(struct ata_port *ap, unsigned int *classes)
 556 {
 557         return ata_drive_probe_reset(ap, NULL, NULL, ahci_hardreset,
 558                                      ahci_postreset, classes);
 559 }
 560
 561 static u8 ahci_check_status(struct ata_port *ap)
 562 {
 563         void __iomem *mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 564
 565         return readl(mmio + PORT_TFDATA) & 0xFF;
 566 }
 567
 568 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
 569 {
 570         struct ahci_port_priv *pp = ap->private_data;
 571         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
 572
 573         ata_tf_from_fis(d2h_fis, tf);
 574 }
 575
 576 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc)
 577 {
 578         struct ahci_port_priv *pp = qc->ap->private_data;
 579         struct scatterlist *sg;
 580         struct ahci_sg *ahci_sg;
 581         unsigned int n_sg = 0;
 582
 583         VPRINTK("ENTER\n");
 584
 585         /*
 586          * Next, the S/G list.
 587          */
 588         ahci_sg = pp->cmd_tbl_sg;
 589         ata_for_each_sg(sg, qc) {
 590                 dma_addr_t addr = sg_dma_address(sg);
 591                 u32 sg_len = sg_dma_len(sg);
 592
 593                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
 594                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
 595                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
 596
 597                 ahci_sg++;
 598                 n_sg++;
 599         }
 600
 601         return n_sg;
 602 }
 603
 604 static void ahci_qc_prep(struct ata_queued_cmd *qc)
 605 {
 606         struct ata_port *ap = qc->ap;
 607         struct ahci_port_priv *pp = ap->private_data;
 608         int is_atapi = is_atapi_taskfile(&qc->tf);
 609         u32 opts;
 610         const u32 cmd_fis_len = 5; /* five dwords */
 611         unsigned int n_elem;
 612
 613         /*
 614          * Fill in command table information.  First, the header,
 615          * a SATA Register - Host to Device command FIS.
 616          */
 617         ata_tf_to_fis(&qc->tf, pp->cmd_tbl, 0);
 618         if (is_atapi) {
 619                 memset(pp->cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
 620                 memcpy(pp->cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb,
 621                        qc->dev->cdb_len);
 622         }
 623
 624         n_elem = 0;
 625         if (qc->flags & ATA_QCFLAG_DMAMAP)
 626                 n_elem = ahci_fill_sg(qc);
 627
 628         /*
 629          * Fill in command slot information.
 630          */
 631         opts = cmd_fis_len | n_elem << 16;
 632         if (qc->tf.flags & ATA_TFLAG_WRITE)
 633                 opts |= AHCI_CMD_WRITE;
 634         if (is_atapi)
 635                 opts |= AHCI_CMD_ATAPI | AHCI_CMD_PREFETCH;
 636
 637         ahci_fill_cmd_slot(pp, opts);
 638 }
 639
 640 static void ahci_restart_port(struct ata_port *ap, u32 irq_stat)
 641 {
 642         void __iomem *mmio = ap->host_set->mmio_base;
 643         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 644         u32 tmp;
 645
 646         if ((ap->device[0].class != ATA_DEV_ATAPI) ||
 647             ((irq_stat & PORT_IRQ_TF_ERR) == 0))
 648                 printk(KERN_WARNING "ata%u: port reset, "
 649                        "p_is %x is %x pis %x cmd %x tf %x ss %x se %x\n",
 650                         ap->id,
 651                         irq_stat,
 652                         readl(mmio + HOST_IRQ_STAT),
 653                         readl(port_mmio + PORT_IRQ_STAT),
 654                         readl(port_mmio + PORT_CMD),
 655                         readl(port_mmio + PORT_TFDATA),
 656                         readl(port_mmio + PORT_SCR_STAT),
 657                         readl(port_mmio + PORT_SCR_ERR));
 658
 659         /* stop DMA */
 660         ahci_stop_engine(ap);
 661
 662         /* clear SATA phy error, if any */
 663         tmp = readl(port_mmio + PORT_SCR_ERR);
 664         writel(tmp, port_mmio + PORT_SCR_ERR);
 665
 666         /* if DRQ/BSY is set, device needs to be reset.
 667          * if so, issue COMRESET
 668          */
 669         tmp = readl(port_mmio + PORT_TFDATA);
 670         if (tmp & (ATA_BUSY | ATA_DRQ)) {
 671                 writel(0x301, port_mmio + PORT_SCR_CTL);
 672                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 673                 udelay(10);
 674                 writel(0x300, port_mmio + PORT_SCR_CTL);
 675                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 676         }
 677
 678         /* re-start DMA */
 679         ahci_start_engine(ap);
 680 }
 681
 682 static void ahci_eng_timeout(struct ata_port *ap)
 683 {
 684         struct ata_host_set *host_set = ap->host_set;
 685         void __iomem *mmio = host_set->mmio_base;
 686         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 687         struct ata_queued_cmd *qc;
 688         unsigned long flags;
 689
 690         printk(KERN_WARNING "ata%u: handling error/timeout\n", ap->id);
 691
 692         spin_lock_irqsave(&host_set->lock, flags);
 693
 694         ahci_restart_port(ap, readl(port_mmio + PORT_IRQ_STAT));
 695         qc = ata_qc_from_tag(ap, ap->active_tag);
 696         qc->err_mask |= AC_ERR_TIMEOUT;
 697
 698         spin_unlock_irqrestore(&host_set->lock, flags);
 699
 700         ata_eh_qc_complete(qc);
 701 }
 702
 703 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc)
 704 {
 705         void __iomem *mmio = ap->host_set->mmio_base;
 706         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 707         u32 status, serr, ci;
 708
 709         serr = readl(port_mmio + PORT_SCR_ERR);
 710         writel(serr, port_mmio + PORT_SCR_ERR);
 711
 712         status = readl(port_mmio + PORT_IRQ_STAT);
 713         writel(status, port_mmio + PORT_IRQ_STAT);
 714
 715         ci = readl(port_mmio + PORT_CMD_ISSUE);
 716         if (likely((ci & 0x1) == 0)) {
 717                 if (qc) {
 718                         WARN_ON(qc->err_mask);
 719                         ata_qc_complete(qc);
 720                         qc = NULL;
 721                 }
 722         }
 723
 724         if (status & PORT_IRQ_FATAL) {
 725                 unsigned int err_mask;
 726                 if (status & PORT_IRQ_TF_ERR)
 727                         err_mask = AC_ERR_DEV;
 728                 else if (status & PORT_IRQ_IF_ERR)
 729                         err_mask = AC_ERR_ATA_BUS;
 730                 else
 731                         err_mask = AC_ERR_HOST_BUS;
 732
 733                 /* command processing has stopped due to error; restart */
 734                 ahci_restart_port(ap, status);
 735
 736                 if (qc) {
 737                         qc->err_mask |= err_mask;
 738                         ata_qc_complete(qc);
 739                 }
 740         }
 741
 742         return 1;
 743 }
 744
 745 static void ahci_irq_clear(struct ata_port *ap)
 746 {
 747         /* TODO */
 748 }
 749
 750 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs)
 751 {
 752         struct ata_host_set *host_set = dev_instance;
 753         struct ahci_host_priv *hpriv;
 754         unsigned int i, handled = 0;
 755         void __iomem *mmio;
 756         u32 irq_stat, irq_ack = 0;
 757
 758         VPRINTK("ENTER\n");
 759
 760         hpriv = host_set->private_data;
 761         mmio = host_set->mmio_base;
 762
 763         /* sigh.  0xffffffff is a valid return from h/w */
 764         irq_stat = readl(mmio + HOST_IRQ_STAT);
 765         irq_stat &= hpriv->port_map;
 766         if (!irq_stat)
 767                 return IRQ_NONE;
 768
 769         spin_lock(&host_set->lock);
 770
 771         for (i = 0; i < host_set->n_ports; i++) {
 772                 struct ata_port *ap;
 773
 774                 if (!(irq_stat & (1 << i)))
 775                         continue;
 776
 777                 ap = host_set->ports[i];
 778                 if (ap) {
 779                         struct ata_queued_cmd *qc;
 780                         qc = ata_qc_from_tag(ap, ap->active_tag);
 781                         if (!ahci_host_intr(ap, qc))
 782                                 if (ata_ratelimit())
 783                                         dev_printk(KERN_WARNING, host_set->dev,
 784                                           "unhandled interrupt on port %u\n",
 785                                           i);
 786
 787                         VPRINTK("port %u\n", i);
 788                 } else {
 789                         VPRINTK("port %u (no irq)\n", i);
 790                         if (ata_ratelimit())
 791                                 dev_printk(KERN_WARNING, host_set->dev,
 792                                         "interrupt on disabled port %u\n", i);
 793                 }
 794
 795                 irq_ack |= (1 << i);
 796         }
 797
 798         if (irq_ack) {
 799                 writel(irq_ack, mmio + HOST_IRQ_STAT);
 800                 handled = 1;
 801         }
 802
 803         spin_unlock(&host_set->lock);
 804
 805         VPRINTK("EXIT\n");
 806
 807         return IRQ_RETVAL(handled);
 808 }
 809
 810 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
 811 {
 812         struct ata_port *ap = qc->ap;
 813         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 814
 815         writel(1, port_mmio + PORT_CMD_ISSUE);
 816         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 817
 818         return 0;
 819 }
 820
 821 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
 822                             unsigned int port_idx)
 823 {
 824         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
 825         base = ahci_port_base_ul(base, port_idx);
 826         VPRINTK("base now==0x%lx\n", base);
 827
 828         port->cmd_addr          = base;
 829         port->scr_addr          = base + PORT_SCR;
 830
 831         VPRINTK("EXIT\n");
 832 }
 833
 834 static int ahci_host_init(struct ata_probe_ent *probe_ent)
 835 {
 836         struct ahci_host_priv *hpriv = probe_ent->private_data;
 837         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 838         void __iomem *mmio = probe_ent->mmio_base;
 839         u32 tmp, cap_save;
 840         unsigned int i, j, using_dac;
 841         int rc;
 842         void __iomem *port_mmio;
 843
 844         cap_save = readl(mmio + HOST_CAP);
 845         cap_save &= ( (1<<28) | (1<<17) );
 846         cap_save |= (1 << 27);
 847
 848         /* global controller reset */
 849         tmp = readl(mmio + HOST_CTL);
 850         if ((tmp & HOST_RESET) == 0) {
 851                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
 852                 readl(mmio + HOST_CTL); /* flush */
 853         }
 854
 855         /* reset must complete within 1 second, or
 856          * the hardware should be considered fried.
 857          */
 858         ssleep(1);
 859
 860         tmp = readl(mmio + HOST_CTL);
 861         if (tmp & HOST_RESET) {
 862                 dev_printk(KERN_ERR, &pdev->dev,
 863                            "controller reset failed (0x%x)\n", tmp);
 864                 return -EIO;
 865         }
 866
 867         writel(HOST_AHCI_EN, mmio + HOST_CTL);
 868         (void) readl(mmio + HOST_CTL);  /* flush */
 869         writel(cap_save, mmio + HOST_CAP);
 870         writel(0xf, mmio + HOST_PORTS_IMPL);
 871         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 872
 873         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
 874                 u16 tmp16;
 875
 876                 pci_read_config_word(pdev, 0x92, &tmp16);
 877                 tmp16 |= 0xf;
 878                 pci_write_config_word(pdev, 0x92, tmp16);
 879         }
 880
 881         hpriv->cap = readl(mmio + HOST_CAP);
 882         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
 883         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
 884
 885         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
 886                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
 887
 888         using_dac = hpriv->cap & HOST_CAP_64;
 889         if (using_dac &&
 890             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
 891                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
 892                 if (rc) {
 893                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 894                         if (rc) {
 895                                 dev_printk(KERN_ERR, &pdev->dev,
 896                                            "64-bit DMA enable failed\n");
 897                                 return rc;
 898                         }
 899                 }
 900         } else {
 901                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
 902                 if (rc) {
 903                         dev_printk(KERN_ERR, &pdev->dev,
 904                                    "32-bit DMA enable failed\n");
 905                         return rc;
 906                 }
 907                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 908                 if (rc) {
 909                         dev_printk(KERN_ERR, &pdev->dev,
 910                                    "32-bit consistent DMA enable failed\n");
 911                         return rc;
 912                 }
 913         }
 914
 915         for (i = 0; i < probe_ent->n_ports; i++) {
 916 #if 0 /* BIOSen initialize this incorrectly */
 917                 if (!(hpriv->port_map & (1 << i)))
 918                         continue;
 919 #endif
 920
 921                 port_mmio = ahci_port_base(mmio, i);
 922                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
 923
 924                 ahci_setup_port(&probe_ent->port[i],
 925                                 (unsigned long) mmio, i);
 926
 927                 /* make sure port is not active */
 928                 tmp = readl(port_mmio + PORT_CMD);
 929                 VPRINTK("PORT_CMD 0x%x\n", tmp);
 930                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 931                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
 932                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 933                                  PORT_CMD_FIS_RX | PORT_CMD_START);
 934                         writel(tmp, port_mmio + PORT_CMD);
 935                         readl(port_mmio + PORT_CMD); /* flush */
 936
 937                         /* spec says 500 msecs for each bit, so
 938                          * this is slightly incorrect.
 939                          */
 940                         msleep(500);
 941                 }
 942
 943                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
 944
 945                 j = 0;
 946                 while (j < 100) {
 947                         msleep(10);
 948                         tmp = readl(port_mmio + PORT_SCR_STAT);
 949                         if ((tmp & 0xf) == 0x3)
 950                                 break;
 951                         j++;
 952                 }
 953
 954                 tmp = readl(port_mmio + PORT_SCR_ERR);
 955                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
 956                 writel(tmp, port_mmio + PORT_SCR_ERR);
 957
 958                 /* ack any pending irq events for this port */
 959                 tmp = readl(port_mmio + PORT_IRQ_STAT);
 960                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 961                 if (tmp)
 962                         writel(tmp, port_mmio + PORT_IRQ_STAT);
 963
 964                 writel(1 << i, mmio + HOST_IRQ_STAT);
 965
 966                 /* set irq mask (enables interrupts) */
 967                 writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
 968         }
 969
 970         tmp = readl(mmio + HOST_CTL);
 971         VPRINTK("HOST_CTL 0x%x\n", tmp);
 972         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
 973         tmp = readl(mmio + HOST_CTL);
 974         VPRINTK("HOST_CTL 0x%x\n", tmp);
 975
 976         pci_set_master(pdev);
 977
 978         return 0;
 979 }
 980
 981 static void ahci_print_info(struct ata_probe_ent *probe_ent)
 982 {
 983         struct ahci_host_priv *hpriv = probe_ent->private_data;
 984         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 985         void __iomem *mmio = probe_ent->mmio_base;
 986         u32 vers, cap, impl, speed;
 987         const char *speed_s;
 988         u16 cc;
 989         const char *scc_s;
 990
 991         vers = readl(mmio + HOST_VERSION);
 992         cap = hpriv->cap;
 993         impl = hpriv->port_map;
 994
 995         speed = (cap >> 20) & 0xf;
 996         if (speed == 1)
 997                 speed_s = "1.5";
 998         else if (speed == 2)
 999                 speed_s = "3";
1000         else
1001                 speed_s = "?";
1002
1003         pci_read_config_word(pdev, 0x0a, &cc);
1004         if (cc == 0x0101)
1005                 scc_s = "IDE";
1006         else if (cc == 0x0106)
1007                 scc_s = "SATA";
1008         else if (cc == 0x0104)
1009                 scc_s = "RAID";
1010         else
1011                 scc_s = "unknown";
1012
1013         dev_printk(KERN_INFO, &pdev->dev,
1014                 "AHCI %02x%02x.%02x%02x "
1015                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
1016                 ,
1017
1018                 (vers >> 24) & 0xff,
1019                 (vers >> 16) & 0xff,
1020                 (vers >> 8) & 0xff,
1021                 vers & 0xff,
1022
1023                 ((cap >> 8) & 0x1f) + 1,
1024                 (cap & 0x1f) + 1,
1025                 speed_s,
1026                 impl,
1027                 scc_s);
1028
1029         dev_printk(KERN_INFO, &pdev->dev,
1030                 "flags: "
1031                 "%s%s%s%s%s%s"
1032                 "%s%s%s%s%s%s%s\n"
1033                 ,
1034
1035                 cap & (1 << 31) ? "64bit " : "",
1036                 cap & (1 << 30) ? "ncq " : "",
1037                 cap & (1 << 28) ? "ilck " : "",
1038                 cap & (1 << 27) ? "stag " : "",
1039                 cap & (1 << 26) ? "pm " : "",
1040                 cap & (1 << 25) ? "led " : "",
1041
1042                 cap & (1 << 24) ? "clo " : "",
1043                 cap & (1 << 19) ? "nz " : "",
1044                 cap & (1 << 18) ? "only " : "",
1045                 cap & (1 << 17) ? "pmp " : "",
1046                 cap & (1 << 15) ? "pio " : "",
1047                 cap & (1 << 14) ? "slum " : "",
1048                 cap & (1 << 13) ? "part " : ""
1049                 );
1050 }
1051
1052 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
1053 {
1054         static int printed_version;
1055         struct ata_probe_ent *probe_ent = NULL;
1056         struct ahci_host_priv *hpriv;
1057         unsigned long base;
1058         void __iomem *mmio_base;
1059         unsigned int board_idx = (unsigned int) ent->driver_data;
1060         int have_msi, pci_dev_busy = 0;
1061         int rc;
1062
1063         VPRINTK("ENTER\n");
1064
1065         if (!printed_version++)
1066                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
1067
1068         rc = pci_enable_device(pdev);
1069         if (rc)
1070                 return rc;
1071
1072         rc = pci_request_regions(pdev, DRV_NAME);
1073         if (rc) {
1074                 pci_dev_busy = 1;
1075                 goto err_out;
1076         }
1077
1078         if (pci_enable_msi(pdev) == 0)
1079                 have_msi = 1;
1080         else {
1081                 pci_intx(pdev, 1);
1082                 have_msi = 0;
1083         }
1084
1085         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
1086         if (probe_ent == NULL) {
1087                 rc = -ENOMEM;
1088                 goto err_out_msi;
1089         }
1090
1091         memset(probe_ent, 0, sizeof(*probe_ent));
1092         probe_ent->dev = pci_dev_to_dev(pdev);
1093         INIT_LIST_HEAD(&probe_ent->node);
1094
1095         mmio_base = pci_iomap(pdev, AHCI_PCI_BAR, 0);
1096         if (mmio_base == NULL) {
1097                 rc = -ENOMEM;
1098                 goto err_out_free_ent;
1099         }
1100         base = (unsigned long) mmio_base;
1101
1102         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1103         if (!hpriv) {
1104                 rc = -ENOMEM;
1105                 goto err_out_iounmap;
1106         }
1107         memset(hpriv, 0, sizeof(*hpriv));
1108
1109         probe_ent->sht          = ahci_port_info[board_idx].sht;
1110         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
1111         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1112         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1113         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1114
1115         probe_ent->irq = pdev->irq;
1116         probe_ent->irq_flags = SA_SHIRQ;
1117         probe_ent->mmio_base = mmio_base;
1118         probe_ent->private_data = hpriv;
1119
1120         if (have_msi)
1121                 hpriv->flags |= AHCI_FLAG_MSI;
1122
1123         /* JMicron-specific fixup: make sure we're in AHCI mode */
1124         if (pdev->vendor == 0x197b)
1125                 pci_write_config_byte(pdev, 0x41, 0xa1);
1126
1127         /* initialize adapter */
1128         rc = ahci_host_init(probe_ent);
1129         if (rc)
1130                 goto err_out_hpriv;
1131
1132         ahci_print_info(probe_ent);
1133
1134         /* FIXME: check ata_device_add return value */
1135         ata_device_add(probe_ent);
1136         kfree(probe_ent);
1137
1138         return 0;
1139
1140 err_out_hpriv:
1141         kfree(hpriv);
1142 err_out_iounmap:
1143         pci_iounmap(pdev, mmio_base);
1144 err_out_free_ent:
1145         kfree(probe_ent);
1146 err_out_msi:
1147         if (have_msi)
1148                 pci_disable_msi(pdev);
1149         else
1150                 pci_intx(pdev, 0);
1151         pci_release_regions(pdev);
1152 err_out:
1153         if (!pci_dev_busy)
1154                 pci_disable_device(pdev);
1155         return rc;
1156 }
1157
1158 static void ahci_remove_one (struct pci_dev *pdev)
1159 {
1160         struct device *dev = pci_dev_to_dev(pdev);
1161         struct ata_host_set *host_set = dev_get_drvdata(dev);
1162         struct ahci_host_priv *hpriv = host_set->private_data;
1163         struct ata_port *ap;
1164         unsigned int i;
1165         int have_msi;
1166
1167         for (i = 0; i < host_set->n_ports; i++) {
1168                 ap = host_set->ports[i];
1169
1170                 scsi_remove_host(ap->host);
1171         }
1172
1173         have_msi = hpriv->flags & AHCI_FLAG_MSI;
1174         free_irq(host_set->irq, host_set);
1175
1176         for (i = 0; i < host_set->n_ports; i++) {
1177                 ap = host_set->ports[i];
1178
1179                 ata_scsi_release(ap->host);
1180                 scsi_host_put(ap->host);
1181         }
1182
1183         kfree(hpriv);
1184         pci_iounmap(pdev, host_set->mmio_base);
1185         kfree(host_set);
1186
1187         if (have_msi)
1188                 pci_disable_msi(pdev);
1189         else
1190                 pci_intx(pdev, 0);
1191         pci_release_regions(pdev);
1192         pci_disable_device(pdev);
1193         dev_set_drvdata(dev, NULL);
1194 }
1195
1196 static int __init ahci_init(void)
1197 {
1198         return pci_module_init(&ahci_pci_driver);
1199 }
1200
1201 static void __exit ahci_exit(void)
1202 {
1203         pci_unregister_driver(&ahci_pci_driver);
1204 }
1205
1206
1207 MODULE_AUTHOR("Jeff Garzik");
1208 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1209 MODULE_LICENSE("GPL");
1210 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1211 MODULE_VERSION(DRV_VERSION);
1212
1213 module_init(ahci_init);
1214 module_exit(ahci_exit);