drivers/scsi/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *  Copyright 2004-2005 Red Hat, Inc.
   9  *
  10  *
  11  *  This program is free software; you can redistribute it and/or modify
  12  *  it under the terms of the GNU General Public License as published by
  13  *  the Free Software Foundation; either version 2, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful,
  17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  *  GNU General Public License for more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License
  22  *  along with this program; see the file COPYING.  If not, write to
  23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  24  *
  25  *
  26  * libata documentation is available via 'make {ps|pdf}docs',
  27  * as Documentation/DocBook/libata.*
  28  *
  29  * AHCI hardware documentation:
  30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
  32  *
  33  */
  34
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/init.h>
  39 #include <linux/blkdev.h>
  40 #include <linux/delay.h>
  41 #include <linux/interrupt.h>
  42 #include <linux/sched.h>
  43 #include <linux/dma-mapping.h>
  44 #include "scsi.h"
  45 #include <scsi/scsi_host.h>
  46 #include <linux/libata.h>
  47 #include <asm/io.h>
  48
  49 #define DRV_NAME        "ahci"
  50 #define DRV_VERSION     "1.01"
  51
  52
  53 enum {
  54         AHCI_PCI_BAR            = 5,
  55         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  56         AHCI_DMA_BOUNDARY       = 0xffffffff,
  57         AHCI_USE_CLUSTERING     = 0,
  58         AHCI_CMD_SLOT_SZ        = 32 * 32,
  59         AHCI_RX_FIS_SZ          = 256,
  60         AHCI_CMD_TBL_HDR        = 0x80,
  61         AHCI_CMD_TBL_CDB        = 0x40,
  62         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR + (AHCI_MAX_SG * 16),
  63         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_SZ +
  64                                   AHCI_RX_FIS_SZ,
  65         AHCI_IRQ_ON_SG          = (1 << 31),
  66         AHCI_CMD_ATAPI          = (1 << 5),
  67         AHCI_CMD_WRITE          = (1 << 6),
  68
  69         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  70
  71         board_ahci              = 0,
  72
  73         /* global controller registers */
  74         HOST_CAP                = 0x00, /* host capabilities */
  75         HOST_CTL                = 0x04, /* global host control */
  76         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  77         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  78         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  79
  80         /* HOST_CTL bits */
  81         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  82         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  83         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  84
  85         /* HOST_CAP bits */
  86         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
  87
  88         /* registers for each SATA port */
  89         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
  90         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
  91         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
  92         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
  93         PORT_IRQ_STAT           = 0x10, /* interrupt status */
  94         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
  95         PORT_CMD                = 0x18, /* port command */
  96         PORT_TFDATA             = 0x20, /* taskfile data */
  97         PORT_SIG                = 0x24, /* device TF signature */
  98         PORT_CMD_ISSUE          = 0x38, /* command issue */
  99         PORT_SCR                = 0x28, /* SATA phy register block */
 100         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
 101         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
 102         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
 103         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
 104
 105         /* PORT_IRQ_{STAT,MASK} bits */
 106         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
 107         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
 108         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
 109         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 110         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 111         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 112         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 113         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 114
 115         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 116         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 117         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 118         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 119         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 120         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 121         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 122         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 123         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 124
 125         PORT_IRQ_FATAL          = PORT_IRQ_TF_ERR |
 126                                   PORT_IRQ_HBUS_ERR |
 127                                   PORT_IRQ_HBUS_DATA_ERR |
 128                                   PORT_IRQ_IF_ERR,
 129         DEF_PORT_IRQ            = PORT_IRQ_FATAL | PORT_IRQ_PHYRDY |
 130                                   PORT_IRQ_CONNECT | PORT_IRQ_SG_DONE |
 131                                   PORT_IRQ_UNK_FIS | PORT_IRQ_SDB_FIS |
 132                                   PORT_IRQ_DMAS_FIS | PORT_IRQ_PIOS_FIS |
 133                                   PORT_IRQ_D2H_REG_FIS,
 134
 135         /* PORT_CMD bits */
 136         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 137         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 138         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 139         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 140         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 141         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 142
 143         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 144         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 145         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 146
 147         /* hpriv->flags bits */
 148         AHCI_FLAG_MSI           = (1 << 0),
 149 };
 150
 151 struct ahci_cmd_hdr {
 152         u32                     opts;
 153         u32                     status;
 154         u32                     tbl_addr;
 155         u32                     tbl_addr_hi;
 156         u32                     reserved[4];
 157 };
 158
 159 struct ahci_sg {
 160         u32                     addr;
 161         u32                     addr_hi;
 162         u32                     reserved;
 163         u32                     flags_size;
 164 };
 165
 166 struct ahci_host_priv {
 167         unsigned long           flags;
 168         u32                     cap;    /* cache of HOST_CAP register */
 169         u32                     port_map; /* cache of HOST_PORTS_IMPL reg */
 170 };
 171
 172 struct ahci_port_priv {
 173         struct ahci_cmd_hdr     *cmd_slot;
 174         dma_addr_t              cmd_slot_dma;
 175         void                    *cmd_tbl;
 176         dma_addr_t              cmd_tbl_dma;
 177         struct ahci_sg          *cmd_tbl_sg;
 178         void                    *rx_fis;
 179         dma_addr_t              rx_fis_dma;
 180 };
 181
 182 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
 183 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 184 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 185 static int ahci_qc_issue(struct ata_queued_cmd *qc);
 186 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs);
 187 static void ahci_phy_reset(struct ata_port *ap);
 188 static void ahci_irq_clear(struct ata_port *ap);
 189 static void ahci_eng_timeout(struct ata_port *ap);
 190 static int ahci_port_start(struct ata_port *ap);
 191 static void ahci_port_stop(struct ata_port *ap);
 192 static void ahci_host_stop(struct ata_host_set *host_set);
 193 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 194 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 195 static u8 ahci_check_status(struct ata_port *ap);
 196 static u8 ahci_check_err(struct ata_port *ap);
 197 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc);
 198 static void ahci_remove_one (struct pci_dev *pdev);
 199
 200 static Scsi_Host_Template ahci_sht = {
 201         .module                 = THIS_MODULE,
 202         .name                   = DRV_NAME,
 203         .ioctl                  = ata_scsi_ioctl,
 204         .queuecommand           = ata_scsi_queuecmd,
 205         .eh_strategy_handler    = ata_scsi_error,
 206         .can_queue              = ATA_DEF_QUEUE,
 207         .this_id                = ATA_SHT_THIS_ID,
 208         .sg_tablesize           = AHCI_MAX_SG,
 209         .max_sectors            = ATA_MAX_SECTORS,
 210         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 211         .emulated               = ATA_SHT_EMULATED,
 212         .use_clustering         = AHCI_USE_CLUSTERING,
 213         .proc_name              = DRV_NAME,
 214         .dma_boundary           = AHCI_DMA_BOUNDARY,
 215         .slave_configure        = ata_scsi_slave_config,
 216         .bios_param             = ata_std_bios_param,
 217         .ordered_flush          = 1,
 218 };
 219
 220 static struct ata_port_operations ahci_ops = {
 221         .port_disable           = ata_port_disable,
 222
 223         .check_status           = ahci_check_status,
 224         .check_altstatus        = ahci_check_status,
 225         .check_err              = ahci_check_err,
 226         .dev_select             = ata_noop_dev_select,
 227
 228         .tf_read                = ahci_tf_read,
 229
 230         .phy_reset              = ahci_phy_reset,
 231
 232         .qc_prep                = ahci_qc_prep,
 233         .qc_issue               = ahci_qc_issue,
 234
 235         .eng_timeout            = ahci_eng_timeout,
 236
 237         .irq_handler            = ahci_interrupt,
 238         .irq_clear              = ahci_irq_clear,
 239
 240         .scr_read               = ahci_scr_read,
 241         .scr_write              = ahci_scr_write,
 242
 243         .port_start             = ahci_port_start,
 244         .port_stop              = ahci_port_stop,
 245         .host_stop              = ahci_host_stop,
 246 };
 247
 248 static struct ata_port_info ahci_port_info[] = {
 249         /* board_ahci */
 250         {
 251                 .sht            = &ahci_sht,
 252                 .host_flags     = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 253                                   ATA_FLAG_SATA_RESET | ATA_FLAG_MMIO |
 254                                   ATA_FLAG_PIO_DMA,
 255                 .pio_mask       = 0x03, /* pio3-4 */
 256                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 257                 .port_ops       = &ahci_ops,
 258         },
 259 };
 260
 261 static struct pci_device_id ahci_pci_tbl[] = {
 262         { PCI_VENDOR_ID_INTEL, 0x2652, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 263           board_ahci }, /* ICH6 */
 264         { PCI_VENDOR_ID_INTEL, 0x2653, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 265           board_ahci }, /* ICH6M */
 266         { PCI_VENDOR_ID_INTEL, 0x27c1, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 267           board_ahci }, /* ICH7 */
 268         { PCI_VENDOR_ID_INTEL, 0x27c5, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 269           board_ahci }, /* ICH7M */
 270         { PCI_VENDOR_ID_INTEL, 0x27c3, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 271           board_ahci }, /* ICH7R */
 272         { PCI_VENDOR_ID_AL, 0x5288, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 273           board_ahci }, /* ULi M5288 */
 274         { PCI_VENDOR_ID_INTEL, 0x2681, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 275           board_ahci }, /* ESB2 */
 276         { PCI_VENDOR_ID_INTEL, 0x2682, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 277           board_ahci }, /* ESB2 */
 278         { PCI_VENDOR_ID_INTEL, 0x2683, PCI_ANY_ID, PCI_ANY_ID, 0, 0,
 279           board_ahci }, /* ESB2 */
 280         { }     /* terminate list */
 281 };
 282
 283
 284 static struct pci_driver ahci_pci_driver = {
 285         .name                   = DRV_NAME,
 286         .id_table               = ahci_pci_tbl,
 287         .probe                  = ahci_init_one,
 288         .remove                 = ahci_remove_one,
 289 };
 290
 291
 292 static inline unsigned long ahci_port_base_ul (unsigned long base, unsigned int port)
 293 {
 294         return base + 0x100 + (port * 0x80);
 295 }
 296
 297 static inline void *ahci_port_base (void *base, unsigned int port)
 298 {
 299         return (void *) ahci_port_base_ul((unsigned long)base, port);
 300 }
 301
 302 static void ahci_host_stop(struct ata_host_set *host_set)
 303 {
 304         struct ahci_host_priv *hpriv = host_set->private_data;
 305         kfree(hpriv);
 306
 307         ata_host_stop(host_set);
 308 }
 309
 310 static int ahci_port_start(struct ata_port *ap)
 311 {
 312         struct device *dev = ap->host_set->dev;
 313         struct ahci_host_priv *hpriv = ap->host_set->private_data;
 314         struct ahci_port_priv *pp;
 315         void *mem, *mmio = ap->host_set->mmio_base;
 316         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 317         dma_addr_t mem_dma;
 318
 319         pp = kmalloc(sizeof(*pp), GFP_KERNEL);
 320         if (!pp)
 321                 return -ENOMEM;
 322         memset(pp, 0, sizeof(*pp));
 323
 324         mem = dma_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma, GFP_KERNEL);
 325         if (!mem) {
 326                 kfree(pp);
 327                 return -ENOMEM;
 328         }
 329         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
 330
 331         /*
 332          * First item in chunk of DMA memory: 32-slot command table,
 333          * 32 bytes each in size
 334          */
 335         pp->cmd_slot = mem;
 336         pp->cmd_slot_dma = mem_dma;
 337
 338         mem += AHCI_CMD_SLOT_SZ;
 339         mem_dma += AHCI_CMD_SLOT_SZ;
 340
 341         /*
 342          * Second item: Received-FIS area
 343          */
 344         pp->rx_fis = mem;
 345         pp->rx_fis_dma = mem_dma;
 346
 347         mem += AHCI_RX_FIS_SZ;
 348         mem_dma += AHCI_RX_FIS_SZ;
 349
 350         /*
 351          * Third item: data area for storing a single command
 352          * and its scatter-gather table
 353          */
 354         pp->cmd_tbl = mem;
 355         pp->cmd_tbl_dma = mem_dma;
 356
 357         pp->cmd_tbl_sg = mem + AHCI_CMD_TBL_HDR;
 358
 359         ap->private_data = pp;
 360
 361         if (hpriv->cap & HOST_CAP_64)
 362                 writel((pp->cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
 363         writel(pp->cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 364         readl(port_mmio + PORT_LST_ADDR); /* flush */
 365
 366         if (hpriv->cap & HOST_CAP_64)
 367                 writel((pp->rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
 368         writel(pp->rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 369         readl(port_mmio + PORT_FIS_ADDR); /* flush */
 370
 371         writel(PORT_CMD_ICC_ACTIVE | PORT_CMD_FIS_RX |
 372                PORT_CMD_POWER_ON | PORT_CMD_SPIN_UP |
 373                PORT_CMD_START, port_mmio + PORT_CMD);
 374         readl(port_mmio + PORT_CMD); /* flush */
 375
 376         return 0;
 377 }
 378
 379
 380 static void ahci_port_stop(struct ata_port *ap)
 381 {
 382         struct device *dev = ap->host_set->dev;
 383         struct ahci_port_priv *pp = ap->private_data;
 384         void *mmio = ap->host_set->mmio_base;
 385         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 386         u32 tmp;
 387
 388         tmp = readl(port_mmio + PORT_CMD);
 389         tmp &= ~(PORT_CMD_START | PORT_CMD_FIS_RX);
 390         writel(tmp, port_mmio + PORT_CMD);
 391         readl(port_mmio + PORT_CMD); /* flush */
 392
 393         /* spec says 500 msecs for each PORT_CMD_{START,FIS_RX} bit, so
 394          * this is slightly incorrect.
 395          */
 396         msleep(500);
 397
 398         ap->private_data = NULL;
 399         dma_free_coherent(dev, AHCI_PORT_PRIV_DMA_SZ,
 400                           pp->cmd_slot, pp->cmd_slot_dma);
 401         kfree(pp);
 402 }
 403
 404 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
 405 {
 406         unsigned int sc_reg;
 407
 408         switch (sc_reg_in) {
 409         case SCR_STATUS:        sc_reg = 0; break;
 410         case SCR_CONTROL:       sc_reg = 1; break;
 411         case SCR_ERROR:         sc_reg = 2; break;
 412         case SCR_ACTIVE:        sc_reg = 3; break;
 413         default:
 414                 return 0xffffffffU;
 415         }
 416
 417         return readl((void *) ap->ioaddr.scr_addr + (sc_reg * 4));
 418 }
 419
 420
 421 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
 422                                u32 val)
 423 {
 424         unsigned int sc_reg;
 425
 426         switch (sc_reg_in) {
 427         case SCR_STATUS:        sc_reg = 0; break;
 428         case SCR_CONTROL:       sc_reg = 1; break;
 429         case SCR_ERROR:         sc_reg = 2; break;
 430         case SCR_ACTIVE:        sc_reg = 3; break;
 431         default:
 432                 return;
 433         }
 434
 435         writel(val, (void *) ap->ioaddr.scr_addr + (sc_reg * 4));
 436 }
 437
 438 static void ahci_phy_reset(struct ata_port *ap)
 439 {
 440         void __iomem *port_mmio = (void __iomem *) ap->ioaddr.cmd_addr;
 441         struct ata_taskfile tf;
 442         struct ata_device *dev = &ap->device[0];
 443         u32 tmp;
 444
 445         __sata_phy_reset(ap);
 446
 447         if (ap->flags & ATA_FLAG_PORT_DISABLED)
 448                 return;
 449
 450         tmp = readl(port_mmio + PORT_SIG);
 451         tf.lbah         = (tmp >> 24)   & 0xff;
 452         tf.lbam         = (tmp >> 16)   & 0xff;
 453         tf.lbal         = (tmp >> 8)    & 0xff;
 454         tf.nsect        = (tmp)         & 0xff;
 455
 456         dev->class = ata_dev_classify(&tf);
 457         if (!ata_dev_present(dev))
 458                 ata_port_disable(ap);
 459 }
 460
 461 static u8 ahci_check_status(struct ata_port *ap)
 462 {
 463         void *mmio = (void *) ap->ioaddr.cmd_addr;
 464
 465         return readl(mmio + PORT_TFDATA) & 0xFF;
 466 }
 467
 468 static u8 ahci_check_err(struct ata_port *ap)
 469 {
 470         void *mmio = (void *) ap->ioaddr.cmd_addr;
 471
 472         return (readl(mmio + PORT_TFDATA) >> 8) & 0xFF;
 473 }
 474
 475 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
 476 {
 477         struct ahci_port_priv *pp = ap->private_data;
 478         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
 479
 480         ata_tf_from_fis(d2h_fis, tf);
 481 }
 482
 483 static void ahci_fill_sg(struct ata_queued_cmd *qc)
 484 {
 485         struct ahci_port_priv *pp = qc->ap->private_data;
 486         unsigned int i;
 487
 488         VPRINTK("ENTER\n");
 489
 490         /*
 491          * Next, the S/G list.
 492          */
 493         for (i = 0; i < qc->n_elem; i++) {
 494                 u32 sg_len;
 495                 dma_addr_t addr;
 496
 497                 addr = sg_dma_address(&qc->sg[i]);
 498                 sg_len = sg_dma_len(&qc->sg[i]);
 499
 500                 pp->cmd_tbl_sg[i].addr = cpu_to_le32(addr & 0xffffffff);
 501                 pp->cmd_tbl_sg[i].addr_hi = cpu_to_le32((addr >> 16) >> 16);
 502                 pp->cmd_tbl_sg[i].flags_size = cpu_to_le32(sg_len - 1);
 503         }
 504 }
 505
 506 static void ahci_qc_prep(struct ata_queued_cmd *qc)
 507 {
 508         struct ata_port *ap = qc->ap;
 509         struct ahci_port_priv *pp = ap->private_data;
 510         u32 opts;
 511         const u32 cmd_fis_len = 5; /* five dwords */
 512
 513         /*
 514          * Fill in command slot information (currently only one slot,
 515          * slot 0, is currently since we don't do queueing)
 516          */
 517
 518         opts = (qc->n_elem << 16) | cmd_fis_len;
 519         if (qc->tf.flags & ATA_TFLAG_WRITE)
 520                 opts |= AHCI_CMD_WRITE;
 521         if (is_atapi_taskfile(&qc->tf))
 522                 opts |= AHCI_CMD_ATAPI;
 523
 524         pp->cmd_slot[0].opts = cpu_to_le32(opts);
 525         pp->cmd_slot[0].status = 0;
 526         pp->cmd_slot[0].tbl_addr = cpu_to_le32(pp->cmd_tbl_dma & 0xffffffff);
 527         pp->cmd_slot[0].tbl_addr_hi = cpu_to_le32((pp->cmd_tbl_dma >> 16) >> 16);
 528
 529         /*
 530          * Fill in command table information.  First, the header,
 531          * a SATA Register - Host to Device command FIS.
 532          */
 533         ata_tf_to_fis(&qc->tf, pp->cmd_tbl, 0);
 534         if (opts & AHCI_CMD_ATAPI) {
 535                 memset(pp->cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
 536                 memcpy(pp->cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, ap->cdb_len);
 537         }
 538
 539         if (!(qc->flags & ATA_QCFLAG_DMAMAP))
 540                 return;
 541
 542         ahci_fill_sg(qc);
 543 }
 544
 545 static void ahci_intr_error(struct ata_port *ap, u32 irq_stat)
 546 {
 547         void *mmio = ap->host_set->mmio_base;
 548         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 549         u32 tmp;
 550         int work;
 551
 552         /* stop DMA */
 553         tmp = readl(port_mmio + PORT_CMD);
 554         tmp &= ~PORT_CMD_START;
 555         writel(tmp, port_mmio + PORT_CMD);
 556
 557         /* wait for engine to stop.  TODO: this could be
 558          * as long as 500 msec
 559          */
 560         work = 1000;
 561         while (work-- > 0) {
 562                 tmp = readl(port_mmio + PORT_CMD);
 563                 if ((tmp & PORT_CMD_LIST_ON) == 0)
 564                         break;
 565                 udelay(10);
 566         }
 567
 568         /* clear SATA phy error, if any */
 569         tmp = readl(port_mmio + PORT_SCR_ERR);
 570         writel(tmp, port_mmio + PORT_SCR_ERR);
 571
 572         /* if DRQ/BSY is set, device needs to be reset.
 573          * if so, issue COMRESET
 574          */
 575         tmp = readl(port_mmio + PORT_TFDATA);
 576         if (tmp & (ATA_BUSY | ATA_DRQ)) {
 577                 writel(0x301, port_mmio + PORT_SCR_CTL);
 578                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 579                 udelay(10);
 580                 writel(0x300, port_mmio + PORT_SCR_CTL);
 581                 readl(port_mmio + PORT_SCR_CTL); /* flush */
 582         }
 583
 584         /* re-start DMA */
 585         tmp = readl(port_mmio + PORT_CMD);
 586         tmp |= PORT_CMD_START;
 587         writel(tmp, port_mmio + PORT_CMD);
 588         readl(port_mmio + PORT_CMD); /* flush */
 589
 590         printk(KERN_WARNING "ata%u: error occurred, port reset\n", ap->id);
 591 }
 592
 593 static void ahci_eng_timeout(struct ata_port *ap)
 594 {
 595         void *mmio = ap->host_set->mmio_base;
 596         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 597         struct ata_queued_cmd *qc;
 598
 599         DPRINTK("ENTER\n");
 600
 601         ahci_intr_error(ap, readl(port_mmio + PORT_IRQ_STAT));
 602
 603         qc = ata_qc_from_tag(ap, ap->active_tag);
 604         if (!qc) {
 605                 printk(KERN_ERR "ata%u: BUG: timeout without command\n",
 606                        ap->id);
 607         } else {
 608                 /* hack alert!  We cannot use the supplied completion
 609                  * function from inside the ->eh_strategy_handler() thread.
 610                  * libata is the only user of ->eh_strategy_handler() in
 611                  * any kernel, so the default scsi_done() assumes it is
 612                  * not being called from the SCSI EH.
 613                  */
 614                 qc->scsidone = scsi_finish_command;
 615                 ata_qc_complete(qc, ATA_ERR);
 616         }
 617
 618 }
 619
 620 static inline int ahci_host_intr(struct ata_port *ap, struct ata_queued_cmd *qc)
 621 {
 622         void *mmio = ap->host_set->mmio_base;
 623         void *port_mmio = ahci_port_base(mmio, ap->port_no);
 624         u32 status, serr, ci;
 625
 626         serr = readl(port_mmio + PORT_SCR_ERR);
 627         writel(serr, port_mmio + PORT_SCR_ERR);
 628
 629         status = readl(port_mmio + PORT_IRQ_STAT);
 630         writel(status, port_mmio + PORT_IRQ_STAT);
 631
 632         ci = readl(port_mmio + PORT_CMD_ISSUE);
 633         if (likely((ci & 0x1) == 0)) {
 634                 if (qc) {
 635                         ata_qc_complete(qc, 0);
 636                         qc = NULL;
 637                 }
 638         }
 639
 640         if (status & PORT_IRQ_FATAL) {
 641                 ahci_intr_error(ap, status);
 642                 if (qc)
 643                         ata_qc_complete(qc, ATA_ERR);
 644         }
 645
 646         return 1;
 647 }
 648
 649 static void ahci_irq_clear(struct ata_port *ap)
 650 {
 651         /* TODO */
 652 }
 653
 654 static irqreturn_t ahci_interrupt (int irq, void *dev_instance, struct pt_regs *regs)
 655 {
 656         struct ata_host_set *host_set = dev_instance;
 657         struct ahci_host_priv *hpriv;
 658         unsigned int i, handled = 0;
 659         void *mmio;
 660         u32 irq_stat, irq_ack = 0;
 661
 662         VPRINTK("ENTER\n");
 663
 664         hpriv = host_set->private_data;
 665         mmio = host_set->mmio_base;
 666
 667         /* sigh.  0xffffffff is a valid return from h/w */
 668         irq_stat = readl(mmio + HOST_IRQ_STAT);
 669         irq_stat &= hpriv->port_map;
 670         if (!irq_stat)
 671                 return IRQ_NONE;
 672
 673         spin_lock(&host_set->lock);
 674
 675         for (i = 0; i < host_set->n_ports; i++) {
 676                 struct ata_port *ap;
 677                 u32 tmp;
 678
 679                 VPRINTK("port %u\n", i);
 680                 ap = host_set->ports[i];
 681                 tmp = irq_stat & (1 << i);
 682                 if (tmp && ap) {
 683                         struct ata_queued_cmd *qc;
 684                         qc = ata_qc_from_tag(ap, ap->active_tag);
 685                         if (ahci_host_intr(ap, qc))
 686                                 irq_ack |= (1 << i);
 687                 }
 688         }
 689
 690         if (irq_ack) {
 691                 writel(irq_ack, mmio + HOST_IRQ_STAT);
 692                 handled = 1;
 693         }
 694
 695         spin_unlock(&host_set->lock);
 696
 697         VPRINTK("EXIT\n");
 698
 699         return IRQ_RETVAL(handled);
 700 }
 701
 702 static int ahci_qc_issue(struct ata_queued_cmd *qc)
 703 {
 704         struct ata_port *ap = qc->ap;
 705         void *port_mmio = (void *) ap->ioaddr.cmd_addr;
 706
 707         writel(1, port_mmio + PORT_SCR_ACT);
 708         readl(port_mmio + PORT_SCR_ACT);        /* flush */
 709
 710         writel(1, port_mmio + PORT_CMD_ISSUE);
 711         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 712
 713         return 0;
 714 }
 715
 716 static void ahci_setup_port(struct ata_ioports *port, unsigned long base,
 717                             unsigned int port_idx)
 718 {
 719         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
 720         base = ahci_port_base_ul(base, port_idx);
 721         VPRINTK("base now==0x%lx\n", base);
 722
 723         port->cmd_addr          = base;
 724         port->scr_addr          = base + PORT_SCR;
 725
 726         VPRINTK("EXIT\n");
 727 }
 728
 729 static int ahci_host_init(struct ata_probe_ent *probe_ent)
 730 {
 731         struct ahci_host_priv *hpriv = probe_ent->private_data;
 732         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 733         void __iomem *mmio = probe_ent->mmio_base;
 734         u32 tmp, cap_save;
 735         u16 tmp16;
 736         unsigned int i, j, using_dac;
 737         int rc;
 738         void __iomem *port_mmio;
 739
 740         cap_save = readl(mmio + HOST_CAP);
 741         cap_save &= ( (1<<28) | (1<<17) );
 742         cap_save |= (1 << 27);
 743
 744         /* global controller reset */
 745         tmp = readl(mmio + HOST_CTL);
 746         if ((tmp & HOST_RESET) == 0) {
 747                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
 748                 readl(mmio + HOST_CTL); /* flush */
 749         }
 750
 751         /* reset must complete within 1 second, or
 752          * the hardware should be considered fried.
 753          */
 754         ssleep(1);
 755
 756         tmp = readl(mmio + HOST_CTL);
 757         if (tmp & HOST_RESET) {
 758                 printk(KERN_ERR DRV_NAME "(%s): controller reset failed (0x%x)\n",
 759                         pci_name(pdev), tmp);
 760                 return -EIO;
 761         }
 762
 763         writel(HOST_AHCI_EN, mmio + HOST_CTL);
 764         (void) readl(mmio + HOST_CTL);  /* flush */
 765         writel(cap_save, mmio + HOST_CAP);
 766         writel(0xf, mmio + HOST_PORTS_IMPL);
 767         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 768
 769         pci_read_config_word(pdev, 0x92, &tmp16);
 770         tmp16 |= 0xf;
 771         pci_write_config_word(pdev, 0x92, tmp16);
 772
 773         hpriv->cap = readl(mmio + HOST_CAP);
 774         hpriv->port_map = readl(mmio + HOST_PORTS_IMPL);
 775         probe_ent->n_ports = (hpriv->cap & 0x1f) + 1;
 776
 777         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
 778                 hpriv->cap, hpriv->port_map, probe_ent->n_ports);
 779
 780         using_dac = hpriv->cap & HOST_CAP_64;
 781         if (using_dac &&
 782             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
 783                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
 784                 if (rc) {
 785                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 786                         if (rc) {
 787                                 printk(KERN_ERR DRV_NAME "(%s): 64-bit DMA enable failed\n",
 788                                         pci_name(pdev));
 789                                 return rc;
 790                         }
 791                 }
 792         } else {
 793                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
 794                 if (rc) {
 795                         printk(KERN_ERR DRV_NAME "(%s): 32-bit DMA enable failed\n",
 796                                 pci_name(pdev));
 797                         return rc;
 798                 }
 799                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
 800                 if (rc) {
 801                         printk(KERN_ERR DRV_NAME "(%s): 32-bit consistent DMA enable failed\n",
 802                                 pci_name(pdev));
 803                         return rc;
 804                 }
 805         }
 806
 807         for (i = 0; i < probe_ent->n_ports; i++) {
 808 #if 0 /* BIOSen initialize this incorrectly */
 809                 if (!(hpriv->port_map & (1 << i)))
 810                         continue;
 811 #endif
 812
 813                 port_mmio = ahci_port_base(mmio, i);
 814                 VPRINTK("mmio %p  port_mmio %p\n", mmio, port_mmio);
 815
 816                 ahci_setup_port(&probe_ent->port[i],
 817                                 (unsigned long) mmio, i);
 818
 819                 /* make sure port is not active */
 820                 tmp = readl(port_mmio + PORT_CMD);
 821                 VPRINTK("PORT_CMD 0x%x\n", tmp);
 822                 if (tmp & (PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 823                            PORT_CMD_FIS_RX | PORT_CMD_START)) {
 824                         tmp &= ~(PORT_CMD_LIST_ON | PORT_CMD_FIS_ON |
 825                                  PORT_CMD_FIS_RX | PORT_CMD_START);
 826                         writel(tmp, port_mmio + PORT_CMD);
 827                         readl(port_mmio + PORT_CMD); /* flush */
 828
 829                         /* spec says 500 msecs for each bit, so
 830                          * this is slightly incorrect.
 831                          */
 832                         msleep(500);
 833                 }
 834
 835                 writel(PORT_CMD_SPIN_UP, port_mmio + PORT_CMD);
 836
 837                 j = 0;
 838                 while (j < 100) {
 839                         msleep(10);
 840                         tmp = readl(port_mmio + PORT_SCR_STAT);
 841                         if ((tmp & 0xf) == 0x3)
 842                                 break;
 843                         j++;
 844                 }
 845
 846                 tmp = readl(port_mmio + PORT_SCR_ERR);
 847                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
 848                 writel(tmp, port_mmio + PORT_SCR_ERR);
 849
 850                 /* ack any pending irq events for this port */
 851                 tmp = readl(port_mmio + PORT_IRQ_STAT);
 852                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 853                 if (tmp)
 854                         writel(tmp, port_mmio + PORT_IRQ_STAT);
 855
 856                 writel(1 << i, mmio + HOST_IRQ_STAT);
 857
 858                 /* set irq mask (enables interrupts) */
 859                 writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
 860         }
 861
 862         tmp = readl(mmio + HOST_CTL);
 863         VPRINTK("HOST_CTL 0x%x\n", tmp);
 864         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
 865         tmp = readl(mmio + HOST_CTL);
 866         VPRINTK("HOST_CTL 0x%x\n", tmp);
 867
 868         pci_set_master(pdev);
 869
 870         return 0;
 871 }
 872
 873 /* move to PCI layer, integrate w/ MSI stuff */
 874 static void pci_intx(struct pci_dev *pdev, int enable)
 875 {
 876         u16 pci_command, new;
 877
 878         pci_read_config_word(pdev, PCI_COMMAND, &pci_command);
 879
 880         if (enable)
 881                 new = pci_command & ~PCI_COMMAND_INTX_DISABLE;
 882         else
 883                 new = pci_command | PCI_COMMAND_INTX_DISABLE;
 884
 885         if (new != pci_command)
 886                 pci_write_config_word(pdev, PCI_COMMAND, pci_command);
 887 }
 888
 889 static void ahci_print_info(struct ata_probe_ent *probe_ent)
 890 {
 891         struct ahci_host_priv *hpriv = probe_ent->private_data;
 892         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
 893         void *mmio = probe_ent->mmio_base;
 894         u32 vers, cap, impl, speed;
 895         const char *speed_s;
 896         u16 cc;
 897         const char *scc_s;
 898
 899         vers = readl(mmio + HOST_VERSION);
 900         cap = hpriv->cap;
 901         impl = hpriv->port_map;
 902
 903         speed = (cap >> 20) & 0xf;
 904         if (speed == 1)
 905                 speed_s = "1.5";
 906         else if (speed == 2)
 907                 speed_s = "3";
 908         else
 909                 speed_s = "?";
 910
 911         pci_read_config_word(pdev, 0x0a, &cc);
 912         if (cc == 0x0101)
 913                 scc_s = "IDE";
 914         else if (cc == 0x0106)
 915                 scc_s = "SATA";
 916         else if (cc == 0x0104)
 917                 scc_s = "RAID";
 918         else
 919                 scc_s = "unknown";
 920
 921         printk(KERN_INFO DRV_NAME "(%s) AHCI %02x%02x.%02x%02x "
 922                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
 923                 ,
 924                 pci_name(pdev),
 925
 926                 (vers >> 24) & 0xff,
 927                 (vers >> 16) & 0xff,
 928                 (vers >> 8) & 0xff,
 929                 vers & 0xff,
 930
 931                 ((cap >> 8) & 0x1f) + 1,
 932                 (cap & 0x1f) + 1,
 933                 speed_s,
 934                 impl,
 935                 scc_s);
 936
 937         printk(KERN_INFO DRV_NAME "(%s) flags: "
 938                 "%s%s%s%s%s%s"
 939                 "%s%s%s%s%s%s%s\n"
 940                 ,
 941                 pci_name(pdev),
 942
 943                 cap & (1 << 31) ? "64bit " : "",
 944                 cap & (1 << 30) ? "ncq " : "",
 945                 cap & (1 << 28) ? "ilck " : "",
 946                 cap & (1 << 27) ? "stag " : "",
 947                 cap & (1 << 26) ? "pm " : "",
 948                 cap & (1 << 25) ? "led " : "",
 949
 950                 cap & (1 << 24) ? "clo " : "",
 951                 cap & (1 << 19) ? "nz " : "",
 952                 cap & (1 << 18) ? "only " : "",
 953                 cap & (1 << 17) ? "pmp " : "",
 954                 cap & (1 << 15) ? "pio " : "",
 955                 cap & (1 << 14) ? "slum " : "",
 956                 cap & (1 << 13) ? "part " : ""
 957                 );
 958 }
 959
 960 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent)
 961 {
 962         static int printed_version;
 963         struct ata_probe_ent *probe_ent = NULL;
 964         struct ahci_host_priv *hpriv;
 965         unsigned long base;
 966         void *mmio_base;
 967         unsigned int board_idx = (unsigned int) ent->driver_data;
 968         int have_msi, pci_dev_busy = 0;
 969         int rc;
 970
 971         VPRINTK("ENTER\n");
 972
 973         if (!printed_version++)
 974                 printk(KERN_DEBUG DRV_NAME " version " DRV_VERSION "\n");
 975
 976         rc = pci_enable_device(pdev);
 977         if (rc)
 978                 return rc;
 979
 980         rc = pci_request_regions(pdev, DRV_NAME);
 981         if (rc) {
 982                 pci_dev_busy = 1;
 983                 goto err_out;
 984         }
 985
 986         if (pci_enable_msi(pdev) == 0)
 987                 have_msi = 1;
 988         else {
 989                 pci_intx(pdev, 1);
 990                 have_msi = 0;
 991         }
 992
 993         probe_ent = kmalloc(sizeof(*probe_ent), GFP_KERNEL);
 994         if (probe_ent == NULL) {
 995                 rc = -ENOMEM;
 996                 goto err_out_msi;
 997         }
 998
 999         memset(probe_ent, 0, sizeof(*probe_ent));
1000         probe_ent->dev = pci_dev_to_dev(pdev);
1001         INIT_LIST_HEAD(&probe_ent->node);
1002
1003         mmio_base = ioremap(pci_resource_start(pdev, AHCI_PCI_BAR),
1004                             pci_resource_len(pdev, AHCI_PCI_BAR));
1005         if (mmio_base == NULL) {
1006                 rc = -ENOMEM;
1007                 goto err_out_free_ent;
1008         }
1009         base = (unsigned long) mmio_base;
1010
1011         hpriv = kmalloc(sizeof(*hpriv), GFP_KERNEL);
1012         if (!hpriv) {
1013                 rc = -ENOMEM;
1014                 goto err_out_iounmap;
1015         }
1016         memset(hpriv, 0, sizeof(*hpriv));
1017
1018         probe_ent->sht          = ahci_port_info[board_idx].sht;
1019         probe_ent->host_flags   = ahci_port_info[board_idx].host_flags;
1020         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1021         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1022         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1023
1024         probe_ent->irq = pdev->irq;
1025         probe_ent->irq_flags = SA_SHIRQ;
1026         probe_ent->mmio_base = mmio_base;
1027         probe_ent->private_data = hpriv;
1028
1029         if (have_msi)
1030                 hpriv->flags |= AHCI_FLAG_MSI;
1031
1032         /* initialize adapter */
1033         rc = ahci_host_init(probe_ent);
1034         if (rc)
1035                 goto err_out_hpriv;
1036
1037         ahci_print_info(probe_ent);
1038
1039         /* FIXME: check ata_device_add return value */
1040         ata_device_add(probe_ent);
1041         kfree(probe_ent);
1042
1043         return 0;
1044
1045 err_out_hpriv:
1046         kfree(hpriv);
1047 err_out_iounmap:
1048         iounmap(mmio_base);
1049 err_out_free_ent:
1050         kfree(probe_ent);
1051 err_out_msi:
1052         if (have_msi)
1053                 pci_disable_msi(pdev);
1054         else
1055                 pci_intx(pdev, 0);
1056         pci_release_regions(pdev);
1057 err_out:
1058         if (!pci_dev_busy)
1059                 pci_disable_device(pdev);
1060         return rc;
1061 }
1062
1063 static void ahci_remove_one (struct pci_dev *pdev)
1064 {
1065         struct device *dev = pci_dev_to_dev(pdev);
1066         struct ata_host_set *host_set = dev_get_drvdata(dev);
1067         struct ahci_host_priv *hpriv = host_set->private_data;
1068         struct ata_port *ap;
1069         unsigned int i;
1070         int have_msi;
1071
1072         for (i = 0; i < host_set->n_ports; i++) {
1073                 ap = host_set->ports[i];
1074
1075                 scsi_remove_host(ap->host);
1076         }
1077
1078         have_msi = hpriv->flags & AHCI_FLAG_MSI;
1079         free_irq(host_set->irq, host_set);
1080
1081         for (i = 0; i < host_set->n_ports; i++) {
1082                 ap = host_set->ports[i];
1083
1084                 ata_scsi_release(ap->host);
1085                 scsi_host_put(ap->host);
1086         }
1087
1088         host_set->ops->host_stop(host_set);
1089         kfree(host_set);
1090
1091         if (have_msi)
1092                 pci_disable_msi(pdev);
1093         else
1094                 pci_intx(pdev, 0);
1095         pci_release_regions(pdev);
1096         pci_disable_device(pdev);
1097         dev_set_drvdata(dev, NULL);
1098 }
1099
1100 static int __init ahci_init(void)
1101 {
1102         return pci_module_init(&ahci_pci_driver);
1103 }
1104
1105
1106 static void __exit ahci_exit(void)
1107 {
1108         pci_unregister_driver(&ahci_pci_driver);
1109 }
1110
1111
1112 MODULE_AUTHOR("Jeff Garzik");
1113 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1114 MODULE_LICENSE("GPL");
1115 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1116 MODULE_VERSION(DRV_VERSION);
1117
1118 module_init(ahci_init);
1119 module_exit(ahci_exit);