[ALSA] hda: Mono mux mixer support
[powerpc.git] / sound / pci / hda / hda_intel.c
1 /*
2  *
3  *  hda_intel.c - Implementation of primary alsa driver code base
4  *                for Intel HD Audio.
5  *
6  *  Copyright(c) 2004 Intel Corporation. All rights reserved.
7  *
8  *  Copyright (c) 2004 Takashi Iwai <tiwai@suse.de>
9  *                     PeiSen Hou <pshou@realtek.com.tw>
10  *
11  *  This program is free software; you can redistribute it and/or modify it
12  *  under the terms of the GNU General Public License as published by the Free
13  *  Software Foundation; either version 2 of the License, or (at your option)
14  *  any later version.
15  *
16  *  This program is distributed in the hope that it will be useful, but WITHOUT
17  *  ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
18  *  FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
19  *  more details.
20  *
21  *  You should have received a copy of the GNU General Public License along with
22  *  this program; if not, write to the Free Software Foundation, Inc., 59
23  *  Temple Place - Suite 330, Boston, MA  02111-1307, USA.
24  *
25  *  CONTACTS:
26  *
27  *  Matt Jared          matt.jared@intel.com
28  *  Andy Kopp           andy.kopp@intel.com
29  *  Dan Kogan           dan.d.kogan@intel.com
30  *
31  *  CHANGES:
32  *
33  *  2004.12.01  Major rewrite by tiwai, merged the work of pshou
34  * 
35  */
36
37 #include <asm/io.h>
38 #include <linux/delay.h>
39 #include <linux/interrupt.h>
40 #include <linux/kernel.h>
41 #include <linux/module.h>
42 #include <linux/moduleparam.h>
43 #include <linux/init.h>
44 #include <linux/slab.h>
45 #include <linux/pci.h>
46 #include <linux/mutex.h>
47 #include <sound/core.h>
48 #include <sound/initval.h>
49 #include "hda_codec.h"
50
51
52 static int index[SNDRV_CARDS] = SNDRV_DEFAULT_IDX;
53 static char *id[SNDRV_CARDS] = SNDRV_DEFAULT_STR;
54 static int enable[SNDRV_CARDS] = SNDRV_DEFAULT_ENABLE_PNP;
55 static char *model[SNDRV_CARDS];
56 static int position_fix[SNDRV_CARDS];
57 static int probe_mask[SNDRV_CARDS] = {[0 ... (SNDRV_CARDS-1)] = -1};
58 static int single_cmd;
59 static int enable_msi;
60
61 module_param_array(index, int, NULL, 0444);
62 MODULE_PARM_DESC(index, "Index value for Intel HD audio interface.");
63 module_param_array(id, charp, NULL, 0444);
64 MODULE_PARM_DESC(id, "ID string for Intel HD audio interface.");
65 module_param_array(enable, bool, NULL, 0444);
66 MODULE_PARM_DESC(enable, "Enable Intel HD audio interface.");
67 module_param_array(model, charp, NULL, 0444);
68 MODULE_PARM_DESC(model, "Use the given board model.");
69 module_param_array(position_fix, int, NULL, 0444);
70 MODULE_PARM_DESC(position_fix, "Fix DMA pointer "
71                  "(0 = auto, 1 = none, 2 = POSBUF, 3 = FIFO size).");
72 module_param_array(probe_mask, int, NULL, 0444);
73 MODULE_PARM_DESC(probe_mask, "Bitmask to probe codecs (default = -1).");
74 module_param(single_cmd, bool, 0444);
75 MODULE_PARM_DESC(single_cmd, "Use single command to communicate with codecs "
76                  "(for debugging only).");
77 module_param(enable_msi, int, 0444);
78 MODULE_PARM_DESC(enable_msi, "Enable Message Signaled Interrupt (MSI)");
79
80 #ifdef CONFIG_SND_HDA_POWER_SAVE
81 /* power_save option is defined in hda_codec.c */
82
83 /* reset the HD-audio controller in power save mode.
84  * this may give more power-saving, but will take longer time to
85  * wake up.
86  */
87 static int power_save_controller = 1;
88 module_param(power_save_controller, bool, 0644);
89 MODULE_PARM_DESC(power_save_controller, "Reset controller in power save mode.");
90 #endif
91
92 MODULE_LICENSE("GPL");
93 MODULE_SUPPORTED_DEVICE("{{Intel, ICH6},"
94                          "{Intel, ICH6M},"
95                          "{Intel, ICH7},"
96                          "{Intel, ESB2},"
97                          "{Intel, ICH8},"
98                          "{Intel, ICH9},"
99                          "{ATI, SB450},"
100                          "{ATI, SB600},"
101                          "{ATI, RS600},"
102                          "{ATI, RS690},"
103                          "{ATI, RS780},"
104                          "{ATI, R600},"
105                          "{ATI, RV630},"
106                          "{ATI, RV610},"
107                          "{ATI, RV670},"
108                          "{ATI, RV635},"
109                          "{ATI, RV620},"
110                          "{ATI, RV770},"
111                          "{VIA, VT8251},"
112                          "{VIA, VT8237A},"
113                          "{SiS, SIS966},"
114                          "{ULI, M5461}}");
115 MODULE_DESCRIPTION("Intel HDA driver");
116
117 #define SFX     "hda-intel: "
118
119
120 /*
121  * registers
122  */
123 #define ICH6_REG_GCAP                   0x00
124 #define ICH6_REG_VMIN                   0x02
125 #define ICH6_REG_VMAJ                   0x03
126 #define ICH6_REG_OUTPAY                 0x04
127 #define ICH6_REG_INPAY                  0x06
128 #define ICH6_REG_GCTL                   0x08
129 #define ICH6_REG_WAKEEN                 0x0c
130 #define ICH6_REG_STATESTS               0x0e
131 #define ICH6_REG_GSTS                   0x10
132 #define ICH6_REG_INTCTL                 0x20
133 #define ICH6_REG_INTSTS                 0x24
134 #define ICH6_REG_WALCLK                 0x30
135 #define ICH6_REG_SYNC                   0x34    
136 #define ICH6_REG_CORBLBASE              0x40
137 #define ICH6_REG_CORBUBASE              0x44
138 #define ICH6_REG_CORBWP                 0x48
139 #define ICH6_REG_CORBRP                 0x4A
140 #define ICH6_REG_CORBCTL                0x4c
141 #define ICH6_REG_CORBSTS                0x4d
142 #define ICH6_REG_CORBSIZE               0x4e
143
144 #define ICH6_REG_RIRBLBASE              0x50
145 #define ICH6_REG_RIRBUBASE              0x54
146 #define ICH6_REG_RIRBWP                 0x58
147 #define ICH6_REG_RINTCNT                0x5a
148 #define ICH6_REG_RIRBCTL                0x5c
149 #define ICH6_REG_RIRBSTS                0x5d
150 #define ICH6_REG_RIRBSIZE               0x5e
151
152 #define ICH6_REG_IC                     0x60
153 #define ICH6_REG_IR                     0x64
154 #define ICH6_REG_IRS                    0x68
155 #define   ICH6_IRS_VALID        (1<<1)
156 #define   ICH6_IRS_BUSY         (1<<0)
157
158 #define ICH6_REG_DPLBASE                0x70
159 #define ICH6_REG_DPUBASE                0x74
160 #define   ICH6_DPLBASE_ENABLE   0x1     /* Enable position buffer */
161
162 /* SD offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
163 enum { SDI0, SDI1, SDI2, SDI3, SDO0, SDO1, SDO2, SDO3 };
164
165 /* stream register offsets from stream base */
166 #define ICH6_REG_SD_CTL                 0x00
167 #define ICH6_REG_SD_STS                 0x03
168 #define ICH6_REG_SD_LPIB                0x04
169 #define ICH6_REG_SD_CBL                 0x08
170 #define ICH6_REG_SD_LVI                 0x0c
171 #define ICH6_REG_SD_FIFOW               0x0e
172 #define ICH6_REG_SD_FIFOSIZE            0x10
173 #define ICH6_REG_SD_FORMAT              0x12
174 #define ICH6_REG_SD_BDLPL               0x18
175 #define ICH6_REG_SD_BDLPU               0x1c
176
177 /* PCI space */
178 #define ICH6_PCIREG_TCSEL       0x44
179
180 /*
181  * other constants
182  */
183
184 /* max number of SDs */
185 /* ICH, ATI and VIA have 4 playback and 4 capture */
186 #define ICH6_CAPTURE_INDEX      0
187 #define ICH6_NUM_CAPTURE        4
188 #define ICH6_PLAYBACK_INDEX     4
189 #define ICH6_NUM_PLAYBACK       4
190
191 /* ULI has 6 playback and 5 capture */
192 #define ULI_CAPTURE_INDEX       0
193 #define ULI_NUM_CAPTURE         5
194 #define ULI_PLAYBACK_INDEX      5
195 #define ULI_NUM_PLAYBACK        6
196
197 /* ATI HDMI has 1 playback and 0 capture */
198 #define ATIHDMI_CAPTURE_INDEX   0
199 #define ATIHDMI_NUM_CAPTURE     0
200 #define ATIHDMI_PLAYBACK_INDEX  0
201 #define ATIHDMI_NUM_PLAYBACK    1
202
203 /* this number is statically defined for simplicity */
204 #define MAX_AZX_DEV             16
205
206 /* max number of fragments - we may use more if allocating more pages for BDL */
207 #define BDL_SIZE                PAGE_ALIGN(8192)
208 #define AZX_MAX_FRAG            (BDL_SIZE / (MAX_AZX_DEV * 16))
209 /* max buffer size - no h/w limit, you can increase as you like */
210 #define AZX_MAX_BUF_SIZE        (1024*1024*1024)
211 /* max number of PCM devics per card */
212 #define AZX_MAX_AUDIO_PCMS      6
213 #define AZX_MAX_MODEM_PCMS      2
214 #define AZX_MAX_PCMS            (AZX_MAX_AUDIO_PCMS + AZX_MAX_MODEM_PCMS)
215
216 /* RIRB int mask: overrun[2], response[0] */
217 #define RIRB_INT_RESPONSE       0x01
218 #define RIRB_INT_OVERRUN        0x04
219 #define RIRB_INT_MASK           0x05
220
221 /* STATESTS int mask: SD2,SD1,SD0 */
222 #define AZX_MAX_CODECS          3
223 #define STATESTS_INT_MASK       0x07
224
225 /* SD_CTL bits */
226 #define SD_CTL_STREAM_RESET     0x01    /* stream reset bit */
227 #define SD_CTL_DMA_START        0x02    /* stream DMA start bit */
228 #define SD_CTL_STREAM_TAG_MASK  (0xf << 20)
229 #define SD_CTL_STREAM_TAG_SHIFT 20
230
231 /* SD_CTL and SD_STS */
232 #define SD_INT_DESC_ERR         0x10    /* descriptor error interrupt */
233 #define SD_INT_FIFO_ERR         0x08    /* FIFO error interrupt */
234 #define SD_INT_COMPLETE         0x04    /* completion interrupt */
235 #define SD_INT_MASK             (SD_INT_DESC_ERR|SD_INT_FIFO_ERR|\
236                                  SD_INT_COMPLETE)
237
238 /* SD_STS */
239 #define SD_STS_FIFO_READY       0x20    /* FIFO ready */
240
241 /* INTCTL and INTSTS */
242 #define ICH6_INT_ALL_STREAM     0xff       /* all stream interrupts */
243 #define ICH6_INT_CTRL_EN        0x40000000 /* controller interrupt enable bit */
244 #define ICH6_INT_GLOBAL_EN      0x80000000 /* global interrupt enable bit */
245
246 /* GCTL unsolicited response enable bit */
247 #define ICH6_GCTL_UREN          (1<<8)
248
249 /* GCTL reset bit */
250 #define ICH6_GCTL_RESET         (1<<0)
251
252 /* CORB/RIRB control, read/write pointer */
253 #define ICH6_RBCTL_DMA_EN       0x02    /* enable DMA */
254 #define ICH6_RBCTL_IRQ_EN       0x01    /* enable IRQ */
255 #define ICH6_RBRWP_CLR          0x8000  /* read/write pointer clear */
256 /* below are so far hardcoded - should read registers in future */
257 #define ICH6_MAX_CORB_ENTRIES   256
258 #define ICH6_MAX_RIRB_ENTRIES   256
259
260 /* position fix mode */
261 enum {
262         POS_FIX_AUTO,
263         POS_FIX_NONE,
264         POS_FIX_POSBUF,
265         POS_FIX_FIFO,
266 };
267
268 /* Defines for ATI HD Audio support in SB450 south bridge */
269 #define ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR   0x42
270 #define ATI_SB450_HDAUDIO_ENABLE_SNOOP      0x02
271
272 /* Defines for Nvidia HDA support */
273 #define NVIDIA_HDA_TRANSREG_ADDR      0x4e
274 #define NVIDIA_HDA_ENABLE_COHBITS     0x0f
275
276 /*
277  */
278
279 struct azx_dev {
280         u32 *bdl;               /* virtual address of the BDL */
281         dma_addr_t bdl_addr;    /* physical address of the BDL */
282         u32 *posbuf;            /* position buffer pointer */
283
284         unsigned int bufsize;   /* size of the play buffer in bytes */
285         unsigned int fragsize;  /* size of each period in bytes */
286         unsigned int frags;     /* number for period in the play buffer */
287         unsigned int fifo_size; /* FIFO size */
288
289         void __iomem *sd_addr;  /* stream descriptor pointer */
290
291         u32 sd_int_sta_mask;    /* stream int status mask */
292
293         /* pcm support */
294         struct snd_pcm_substream *substream;    /* assigned substream,
295                                                  * set in PCM open
296                                                  */
297         unsigned int format_val;        /* format value to be set in the
298                                          * controller and the codec
299                                          */
300         unsigned char stream_tag;       /* assigned stream */
301         unsigned char index;            /* stream index */
302         /* for sanity check of position buffer */
303         unsigned int period_intr;
304
305         unsigned int opened :1;
306         unsigned int running :1;
307 };
308
309 /* CORB/RIRB */
310 struct azx_rb {
311         u32 *buf;               /* CORB/RIRB buffer
312                                  * Each CORB entry is 4byte, RIRB is 8byte
313                                  */
314         dma_addr_t addr;        /* physical address of CORB/RIRB buffer */
315         /* for RIRB */
316         unsigned short rp, wp;  /* read/write pointers */
317         int cmds;               /* number of pending requests */
318         u32 res;                /* last read value */
319 };
320
321 struct azx {
322         struct snd_card *card;
323         struct pci_dev *pci;
324
325         /* chip type specific */
326         int driver_type;
327         int playback_streams;
328         int playback_index_offset;
329         int capture_streams;
330         int capture_index_offset;
331         int num_streams;
332
333         /* pci resources */
334         unsigned long addr;
335         void __iomem *remap_addr;
336         int irq;
337
338         /* locks */
339         spinlock_t reg_lock;
340         struct mutex open_mutex;
341
342         /* streams (x num_streams) */
343         struct azx_dev *azx_dev;
344
345         /* PCM */
346         unsigned int pcm_devs;
347         struct snd_pcm *pcm[AZX_MAX_PCMS];
348
349         /* HD codec */
350         unsigned short codec_mask;
351         struct hda_bus *bus;
352
353         /* CORB/RIRB */
354         struct azx_rb corb;
355         struct azx_rb rirb;
356
357         /* BDL, CORB/RIRB and position buffers */
358         struct snd_dma_buffer bdl;
359         struct snd_dma_buffer rb;
360         struct snd_dma_buffer posbuf;
361
362         /* flags */
363         int position_fix;
364         unsigned int running :1;
365         unsigned int initialized :1;
366         unsigned int single_cmd :1;
367         unsigned int polling_mode :1;
368         unsigned int msi :1;
369
370         /* for debugging */
371         unsigned int last_cmd;  /* last issued command (to sync) */
372 };
373
374 /* driver types */
375 enum {
376         AZX_DRIVER_ICH,
377         AZX_DRIVER_ATI,
378         AZX_DRIVER_ATIHDMI,
379         AZX_DRIVER_VIA,
380         AZX_DRIVER_SIS,
381         AZX_DRIVER_ULI,
382         AZX_DRIVER_NVIDIA,
383 };
384
385 static char *driver_short_names[] __devinitdata = {
386         [AZX_DRIVER_ICH] = "HDA Intel",
387         [AZX_DRIVER_ATI] = "HDA ATI SB",
388         [AZX_DRIVER_ATIHDMI] = "HDA ATI HDMI",
389         [AZX_DRIVER_VIA] = "HDA VIA VT82xx",
390         [AZX_DRIVER_SIS] = "HDA SIS966",
391         [AZX_DRIVER_ULI] = "HDA ULI M5461",
392         [AZX_DRIVER_NVIDIA] = "HDA NVidia",
393 };
394
395 /*
396  * macros for easy use
397  */
398 #define azx_writel(chip,reg,value) \
399         writel(value, (chip)->remap_addr + ICH6_REG_##reg)
400 #define azx_readl(chip,reg) \
401         readl((chip)->remap_addr + ICH6_REG_##reg)
402 #define azx_writew(chip,reg,value) \
403         writew(value, (chip)->remap_addr + ICH6_REG_##reg)
404 #define azx_readw(chip,reg) \
405         readw((chip)->remap_addr + ICH6_REG_##reg)
406 #define azx_writeb(chip,reg,value) \
407         writeb(value, (chip)->remap_addr + ICH6_REG_##reg)
408 #define azx_readb(chip,reg) \
409         readb((chip)->remap_addr + ICH6_REG_##reg)
410
411 #define azx_sd_writel(dev,reg,value) \
412         writel(value, (dev)->sd_addr + ICH6_REG_##reg)
413 #define azx_sd_readl(dev,reg) \
414         readl((dev)->sd_addr + ICH6_REG_##reg)
415 #define azx_sd_writew(dev,reg,value) \
416         writew(value, (dev)->sd_addr + ICH6_REG_##reg)
417 #define azx_sd_readw(dev,reg) \
418         readw((dev)->sd_addr + ICH6_REG_##reg)
419 #define azx_sd_writeb(dev,reg,value) \
420         writeb(value, (dev)->sd_addr + ICH6_REG_##reg)
421 #define azx_sd_readb(dev,reg) \
422         readb((dev)->sd_addr + ICH6_REG_##reg)
423
424 /* for pcm support */
425 #define get_azx_dev(substream) (substream->runtime->private_data)
426
427 /* Get the upper 32bit of the given dma_addr_t
428  * Compiler should optimize and eliminate the code if dma_addr_t is 32bit
429  */
430 #define upper_32bit(addr) (sizeof(addr) > 4 ? (u32)((addr) >> 32) : (u32)0)
431
432 static int azx_acquire_irq(struct azx *chip, int do_disconnect);
433
434 /*
435  * Interface for HD codec
436  */
437
438 /*
439  * CORB / RIRB interface
440  */
441 static int azx_alloc_cmd_io(struct azx *chip)
442 {
443         int err;
444
445         /* single page (at least 4096 bytes) must suffice for both ringbuffes */
446         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV,
447                                   snd_dma_pci_data(chip->pci),
448                                   PAGE_SIZE, &chip->rb);
449         if (err < 0) {
450                 snd_printk(KERN_ERR SFX "cannot allocate CORB/RIRB\n");
451                 return err;
452         }
453         return 0;
454 }
455
456 static void azx_init_cmd_io(struct azx *chip)
457 {
458         /* CORB set up */
459         chip->corb.addr = chip->rb.addr;
460         chip->corb.buf = (u32 *)chip->rb.area;
461         azx_writel(chip, CORBLBASE, (u32)chip->corb.addr);
462         azx_writel(chip, CORBUBASE, upper_32bit(chip->corb.addr));
463
464         /* set the corb size to 256 entries (ULI requires explicitly) */
465         azx_writeb(chip, CORBSIZE, 0x02);
466         /* set the corb write pointer to 0 */
467         azx_writew(chip, CORBWP, 0);
468         /* reset the corb hw read pointer */
469         azx_writew(chip, CORBRP, ICH6_RBRWP_CLR);
470         /* enable corb dma */
471         azx_writeb(chip, CORBCTL, ICH6_RBCTL_DMA_EN);
472
473         /* RIRB set up */
474         chip->rirb.addr = chip->rb.addr + 2048;
475         chip->rirb.buf = (u32 *)(chip->rb.area + 2048);
476         azx_writel(chip, RIRBLBASE, (u32)chip->rirb.addr);
477         azx_writel(chip, RIRBUBASE, upper_32bit(chip->rirb.addr));
478
479         /* set the rirb size to 256 entries (ULI requires explicitly) */
480         azx_writeb(chip, RIRBSIZE, 0x02);
481         /* reset the rirb hw write pointer */
482         azx_writew(chip, RIRBWP, ICH6_RBRWP_CLR);
483         /* set N=1, get RIRB response interrupt for new entry */
484         azx_writew(chip, RINTCNT, 1);
485         /* enable rirb dma and response irq */
486         azx_writeb(chip, RIRBCTL, ICH6_RBCTL_DMA_EN | ICH6_RBCTL_IRQ_EN);
487         chip->rirb.rp = chip->rirb.cmds = 0;
488 }
489
490 static void azx_free_cmd_io(struct azx *chip)
491 {
492         /* disable ringbuffer DMAs */
493         azx_writeb(chip, RIRBCTL, 0);
494         azx_writeb(chip, CORBCTL, 0);
495 }
496
497 /* send a command */
498 static int azx_corb_send_cmd(struct hda_codec *codec, u32 val)
499 {
500         struct azx *chip = codec->bus->private_data;
501         unsigned int wp;
502
503         /* add command to corb */
504         wp = azx_readb(chip, CORBWP);
505         wp++;
506         wp %= ICH6_MAX_CORB_ENTRIES;
507
508         spin_lock_irq(&chip->reg_lock);
509         chip->rirb.cmds++;
510         chip->corb.buf[wp] = cpu_to_le32(val);
511         azx_writel(chip, CORBWP, wp);
512         spin_unlock_irq(&chip->reg_lock);
513
514         return 0;
515 }
516
517 #define ICH6_RIRB_EX_UNSOL_EV   (1<<4)
518
519 /* retrieve RIRB entry - called from interrupt handler */
520 static void azx_update_rirb(struct azx *chip)
521 {
522         unsigned int rp, wp;
523         u32 res, res_ex;
524
525         wp = azx_readb(chip, RIRBWP);
526         if (wp == chip->rirb.wp)
527                 return;
528         chip->rirb.wp = wp;
529                 
530         while (chip->rirb.rp != wp) {
531                 chip->rirb.rp++;
532                 chip->rirb.rp %= ICH6_MAX_RIRB_ENTRIES;
533
534                 rp = chip->rirb.rp << 1; /* an RIRB entry is 8-bytes */
535                 res_ex = le32_to_cpu(chip->rirb.buf[rp + 1]);
536                 res = le32_to_cpu(chip->rirb.buf[rp]);
537                 if (res_ex & ICH6_RIRB_EX_UNSOL_EV)
538                         snd_hda_queue_unsol_event(chip->bus, res, res_ex);
539                 else if (chip->rirb.cmds) {
540                         chip->rirb.cmds--;
541                         chip->rirb.res = res;
542                 }
543         }
544 }
545
546 /* receive a response */
547 static unsigned int azx_rirb_get_response(struct hda_codec *codec)
548 {
549         struct azx *chip = codec->bus->private_data;
550         unsigned long timeout;
551
552  again:
553         timeout = jiffies + msecs_to_jiffies(1000);
554         for (;;) {
555                 if (chip->polling_mode) {
556                         spin_lock_irq(&chip->reg_lock);
557                         azx_update_rirb(chip);
558                         spin_unlock_irq(&chip->reg_lock);
559                 }
560                 if (!chip->rirb.cmds)
561                         return chip->rirb.res; /* the last value */
562                 if (time_after(jiffies, timeout))
563                         break;
564                 if (codec->bus->needs_damn_long_delay)
565                         msleep(2); /* temporary workaround */
566                 else {
567                         udelay(10);
568                         cond_resched();
569                 }
570         }
571
572         if (chip->msi) {
573                 snd_printk(KERN_WARNING "hda_intel: No response from codec, "
574                            "disabling MSI: last cmd=0x%08x\n", chip->last_cmd);
575                 free_irq(chip->irq, chip);
576                 chip->irq = -1;
577                 pci_disable_msi(chip->pci);
578                 chip->msi = 0;
579                 if (azx_acquire_irq(chip, 1) < 0)
580                         return -1;
581                 goto again;
582         }
583
584         if (!chip->polling_mode) {
585                 snd_printk(KERN_WARNING "hda_intel: azx_get_response timeout, "
586                            "switching to polling mode: last cmd=0x%08x\n",
587                            chip->last_cmd);
588                 chip->polling_mode = 1;
589                 goto again;
590         }
591
592         snd_printk(KERN_ERR "hda_intel: azx_get_response timeout, "
593                    "switching to single_cmd mode: last cmd=0x%08x\n",
594                    chip->last_cmd);
595         chip->rirb.rp = azx_readb(chip, RIRBWP);
596         chip->rirb.cmds = 0;
597         /* switch to single_cmd mode */
598         chip->single_cmd = 1;
599         azx_free_cmd_io(chip);
600         return -1;
601 }
602
603 /*
604  * Use the single immediate command instead of CORB/RIRB for simplicity
605  *
606  * Note: according to Intel, this is not preferred use.  The command was
607  *       intended for the BIOS only, and may get confused with unsolicited
608  *       responses.  So, we shouldn't use it for normal operation from the
609  *       driver.
610  *       I left the codes, however, for debugging/testing purposes.
611  */
612
613 /* send a command */
614 static int azx_single_send_cmd(struct hda_codec *codec, u32 val)
615 {
616         struct azx *chip = codec->bus->private_data;
617         int timeout = 50;
618
619         while (timeout--) {
620                 /* check ICB busy bit */
621                 if (!((azx_readw(chip, IRS) & ICH6_IRS_BUSY))) {
622                         /* Clear IRV valid bit */
623                         azx_writew(chip, IRS, azx_readw(chip, IRS) |
624                                    ICH6_IRS_VALID);
625                         azx_writel(chip, IC, val);
626                         azx_writew(chip, IRS, azx_readw(chip, IRS) |
627                                    ICH6_IRS_BUSY);
628                         return 0;
629                 }
630                 udelay(1);
631         }
632         snd_printd(SFX "send_cmd timeout: IRS=0x%x, val=0x%x\n",
633                    azx_readw(chip, IRS), val);
634         return -EIO;
635 }
636
637 /* receive a response */
638 static unsigned int azx_single_get_response(struct hda_codec *codec)
639 {
640         struct azx *chip = codec->bus->private_data;
641         int timeout = 50;
642
643         while (timeout--) {
644                 /* check IRV busy bit */
645                 if (azx_readw(chip, IRS) & ICH6_IRS_VALID)
646                         return azx_readl(chip, IR);
647                 udelay(1);
648         }
649         snd_printd(SFX "get_response timeout: IRS=0x%x\n",
650                    azx_readw(chip, IRS));
651         return (unsigned int)-1;
652 }
653
654 /*
655  * The below are the main callbacks from hda_codec.
656  *
657  * They are just the skeleton to call sub-callbacks according to the
658  * current setting of chip->single_cmd.
659  */
660
661 /* send a command */
662 static int azx_send_cmd(struct hda_codec *codec, hda_nid_t nid,
663                         int direct, unsigned int verb,
664                         unsigned int para)
665 {
666         struct azx *chip = codec->bus->private_data;
667         u32 val;
668
669         val = (u32)(codec->addr & 0x0f) << 28;
670         val |= (u32)direct << 27;
671         val |= (u32)nid << 20;
672         val |= verb << 8;
673         val |= para;
674         chip->last_cmd = val;
675
676         if (chip->single_cmd)
677                 return azx_single_send_cmd(codec, val);
678         else
679                 return azx_corb_send_cmd(codec, val);
680 }
681
682 /* get a response */
683 static unsigned int azx_get_response(struct hda_codec *codec)
684 {
685         struct azx *chip = codec->bus->private_data;
686         if (chip->single_cmd)
687                 return azx_single_get_response(codec);
688         else
689                 return azx_rirb_get_response(codec);
690 }
691
692 #ifdef CONFIG_SND_HDA_POWER_SAVE
693 static void azx_power_notify(struct hda_codec *codec);
694 #endif
695
696 /* reset codec link */
697 static int azx_reset(struct azx *chip)
698 {
699         int count;
700
701         /* clear STATESTS */
702         azx_writeb(chip, STATESTS, STATESTS_INT_MASK);
703
704         /* reset controller */
705         azx_writel(chip, GCTL, azx_readl(chip, GCTL) & ~ICH6_GCTL_RESET);
706
707         count = 50;
708         while (azx_readb(chip, GCTL) && --count)
709                 msleep(1);
710
711         /* delay for >= 100us for codec PLL to settle per spec
712          * Rev 0.9 section 5.5.1
713          */
714         msleep(1);
715
716         /* Bring controller out of reset */
717         azx_writeb(chip, GCTL, azx_readb(chip, GCTL) | ICH6_GCTL_RESET);
718
719         count = 50;
720         while (!azx_readb(chip, GCTL) && --count)
721                 msleep(1);
722
723         /* Brent Chartrand said to wait >= 540us for codecs to initialize */
724         msleep(1);
725
726         /* check to see if controller is ready */
727         if (!azx_readb(chip, GCTL)) {
728                 snd_printd("azx_reset: controller not ready!\n");
729                 return -EBUSY;
730         }
731
732         /* Accept unsolicited responses */
733         azx_writel(chip, GCTL, azx_readl(chip, GCTL) | ICH6_GCTL_UREN);
734
735         /* detect codecs */
736         if (!chip->codec_mask) {
737                 chip->codec_mask = azx_readw(chip, STATESTS);
738                 snd_printdd("codec_mask = 0x%x\n", chip->codec_mask);
739         }
740
741         return 0;
742 }
743
744
745 /*
746  * Lowlevel interface
747  */  
748
749 /* enable interrupts */
750 static void azx_int_enable(struct azx *chip)
751 {
752         /* enable controller CIE and GIE */
753         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) |
754                    ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN);
755 }
756
757 /* disable interrupts */
758 static void azx_int_disable(struct azx *chip)
759 {
760         int i;
761
762         /* disable interrupts in stream descriptor */
763         for (i = 0; i < chip->num_streams; i++) {
764                 struct azx_dev *azx_dev = &chip->azx_dev[i];
765                 azx_sd_writeb(azx_dev, SD_CTL,
766                               azx_sd_readb(azx_dev, SD_CTL) & ~SD_INT_MASK);
767         }
768
769         /* disable SIE for all streams */
770         azx_writeb(chip, INTCTL, 0);
771
772         /* disable controller CIE and GIE */
773         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) &
774                    ~(ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN));
775 }
776
777 /* clear interrupts */
778 static void azx_int_clear(struct azx *chip)
779 {
780         int i;
781
782         /* clear stream status */
783         for (i = 0; i < chip->num_streams; i++) {
784                 struct azx_dev *azx_dev = &chip->azx_dev[i];
785                 azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
786         }
787
788         /* clear STATESTS */
789         azx_writeb(chip, STATESTS, STATESTS_INT_MASK);
790
791         /* clear rirb status */
792         azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
793
794         /* clear int status */
795         azx_writel(chip, INTSTS, ICH6_INT_CTRL_EN | ICH6_INT_ALL_STREAM);
796 }
797
798 /* start a stream */
799 static void azx_stream_start(struct azx *chip, struct azx_dev *azx_dev)
800 {
801         /* enable SIE */
802         azx_writeb(chip, INTCTL,
803                    azx_readb(chip, INTCTL) | (1 << azx_dev->index));
804         /* set DMA start and interrupt mask */
805         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) |
806                       SD_CTL_DMA_START | SD_INT_MASK);
807 }
808
809 /* stop a stream */
810 static void azx_stream_stop(struct azx *chip, struct azx_dev *azx_dev)
811 {
812         /* stop DMA */
813         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) &
814                       ~(SD_CTL_DMA_START | SD_INT_MASK));
815         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK); /* to be sure */
816         /* disable SIE */
817         azx_writeb(chip, INTCTL,
818                    azx_readb(chip, INTCTL) & ~(1 << azx_dev->index));
819 }
820
821
822 /*
823  * reset and start the controller registers
824  */
825 static void azx_init_chip(struct azx *chip)
826 {
827         if (chip->initialized)
828                 return;
829
830         /* reset controller */
831         azx_reset(chip);
832
833         /* initialize interrupts */
834         azx_int_clear(chip);
835         azx_int_enable(chip);
836
837         /* initialize the codec command I/O */
838         if (!chip->single_cmd)
839                 azx_init_cmd_io(chip);
840
841         /* program the position buffer */
842         azx_writel(chip, DPLBASE, (u32)chip->posbuf.addr);
843         azx_writel(chip, DPUBASE, upper_32bit(chip->posbuf.addr));
844
845         chip->initialized = 1;
846 }
847
848 /*
849  * initialize the PCI registers
850  */
851 /* update bits in a PCI register byte */
852 static void update_pci_byte(struct pci_dev *pci, unsigned int reg,
853                             unsigned char mask, unsigned char val)
854 {
855         unsigned char data;
856
857         pci_read_config_byte(pci, reg, &data);
858         data &= ~mask;
859         data |= (val & mask);
860         pci_write_config_byte(pci, reg, data);
861 }
862
863 static void azx_init_pci(struct azx *chip)
864 {
865         /* Clear bits 0-2 of PCI register TCSEL (at offset 0x44)
866          * TCSEL == Traffic Class Select Register, which sets PCI express QOS
867          * Ensuring these bits are 0 clears playback static on some HD Audio
868          * codecs
869          */
870         update_pci_byte(chip->pci, ICH6_PCIREG_TCSEL, 0x07, 0);
871
872         switch (chip->driver_type) {
873         case AZX_DRIVER_ATI:
874                 /* For ATI SB450 azalia HD audio, we need to enable snoop */
875                 update_pci_byte(chip->pci,
876                                 ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR, 
877                                 0x07, ATI_SB450_HDAUDIO_ENABLE_SNOOP);
878                 break;
879         case AZX_DRIVER_NVIDIA:
880                 /* For NVIDIA HDA, enable snoop */
881                 update_pci_byte(chip->pci,
882                                 NVIDIA_HDA_TRANSREG_ADDR,
883                                 0x0f, NVIDIA_HDA_ENABLE_COHBITS);
884                 break;
885         }
886 }
887
888
889 /*
890  * interrupt handler
891  */
892 static irqreturn_t azx_interrupt(int irq, void *dev_id)
893 {
894         struct azx *chip = dev_id;
895         struct azx_dev *azx_dev;
896         u32 status;
897         int i;
898
899         spin_lock(&chip->reg_lock);
900
901         status = azx_readl(chip, INTSTS);
902         if (status == 0) {
903                 spin_unlock(&chip->reg_lock);
904                 return IRQ_NONE;
905         }
906         
907         for (i = 0; i < chip->num_streams; i++) {
908                 azx_dev = &chip->azx_dev[i];
909                 if (status & azx_dev->sd_int_sta_mask) {
910                         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
911                         if (azx_dev->substream && azx_dev->running) {
912                                 azx_dev->period_intr++;
913                                 spin_unlock(&chip->reg_lock);
914                                 snd_pcm_period_elapsed(azx_dev->substream);
915                                 spin_lock(&chip->reg_lock);
916                         }
917                 }
918         }
919
920         /* clear rirb int */
921         status = azx_readb(chip, RIRBSTS);
922         if (status & RIRB_INT_MASK) {
923                 if (!chip->single_cmd && (status & RIRB_INT_RESPONSE))
924                         azx_update_rirb(chip);
925                 azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
926         }
927
928 #if 0
929         /* clear state status int */
930         if (azx_readb(chip, STATESTS) & 0x04)
931                 azx_writeb(chip, STATESTS, 0x04);
932 #endif
933         spin_unlock(&chip->reg_lock);
934         
935         return IRQ_HANDLED;
936 }
937
938
939 /*
940  * set up BDL entries
941  */
942 static void azx_setup_periods(struct azx_dev *azx_dev)
943 {
944         u32 *bdl = azx_dev->bdl;
945         dma_addr_t dma_addr = azx_dev->substream->runtime->dma_addr;
946         int idx;
947
948         /* reset BDL address */
949         azx_sd_writel(azx_dev, SD_BDLPL, 0);
950         azx_sd_writel(azx_dev, SD_BDLPU, 0);
951
952         /* program the initial BDL entries */
953         for (idx = 0; idx < azx_dev->frags; idx++) {
954                 unsigned int off = idx << 2; /* 4 dword step */
955                 dma_addr_t addr = dma_addr + idx * azx_dev->fragsize;
956                 /* program the address field of the BDL entry */
957                 bdl[off] = cpu_to_le32((u32)addr);
958                 bdl[off+1] = cpu_to_le32(upper_32bit(addr));
959
960                 /* program the size field of the BDL entry */
961                 bdl[off+2] = cpu_to_le32(azx_dev->fragsize);
962
963                 /* program the IOC to enable interrupt when buffer completes */
964                 bdl[off+3] = cpu_to_le32(0x01);
965         }
966 }
967
968 /*
969  * set up the SD for streaming
970  */
971 static int azx_setup_controller(struct azx *chip, struct azx_dev *azx_dev)
972 {
973         unsigned char val;
974         int timeout;
975
976         /* make sure the run bit is zero for SD */
977         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) &
978                       ~SD_CTL_DMA_START);
979         /* reset stream */
980         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) |
981                       SD_CTL_STREAM_RESET);
982         udelay(3);
983         timeout = 300;
984         while (!((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
985                --timeout)
986                 ;
987         val &= ~SD_CTL_STREAM_RESET;
988         azx_sd_writeb(azx_dev, SD_CTL, val);
989         udelay(3);
990
991         timeout = 300;
992         /* waiting for hardware to report that the stream is out of reset */
993         while (((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
994                --timeout)
995                 ;
996
997         /* program the stream_tag */
998         azx_sd_writel(azx_dev, SD_CTL,
999                       (azx_sd_readl(azx_dev, SD_CTL) & ~SD_CTL_STREAM_TAG_MASK)|
1000                       (azx_dev->stream_tag << SD_CTL_STREAM_TAG_SHIFT));
1001
1002         /* program the length of samples in cyclic buffer */
1003         azx_sd_writel(azx_dev, SD_CBL, azx_dev->bufsize);
1004
1005         /* program the stream format */
1006         /* this value needs to be the same as the one programmed */
1007         azx_sd_writew(azx_dev, SD_FORMAT, azx_dev->format_val);
1008
1009         /* program the stream LVI (last valid index) of the BDL */
1010         azx_sd_writew(azx_dev, SD_LVI, azx_dev->frags - 1);
1011
1012         /* program the BDL address */
1013         /* lower BDL address */
1014         azx_sd_writel(azx_dev, SD_BDLPL, (u32)azx_dev->bdl_addr);
1015         /* upper BDL address */
1016         azx_sd_writel(azx_dev, SD_BDLPU, upper_32bit(azx_dev->bdl_addr));
1017
1018         /* enable the position buffer */
1019         if (!(azx_readl(chip, DPLBASE) & ICH6_DPLBASE_ENABLE))
1020                 azx_writel(chip, DPLBASE,
1021                            (u32)chip->posbuf.addr |ICH6_DPLBASE_ENABLE);
1022
1023         /* set the interrupt enable bits in the descriptor control register */
1024         azx_sd_writel(azx_dev, SD_CTL,
1025                       azx_sd_readl(azx_dev, SD_CTL) | SD_INT_MASK);
1026
1027         return 0;
1028 }
1029
1030
1031 /*
1032  * Codec initialization
1033  */
1034
1035 static unsigned int azx_max_codecs[] __devinitdata = {
1036         [AZX_DRIVER_ICH] = 3,
1037         [AZX_DRIVER_ATI] = 4,
1038         [AZX_DRIVER_ATIHDMI] = 4,
1039         [AZX_DRIVER_VIA] = 3,           /* FIXME: correct? */
1040         [AZX_DRIVER_SIS] = 3,           /* FIXME: correct? */
1041         [AZX_DRIVER_ULI] = 3,           /* FIXME: correct? */
1042         [AZX_DRIVER_NVIDIA] = 3,        /* FIXME: correct? */
1043 };
1044
1045 static int __devinit azx_codec_create(struct azx *chip, const char *model,
1046                                       unsigned int codec_probe_mask)
1047 {
1048         struct hda_bus_template bus_temp;
1049         int c, codecs, audio_codecs, err;
1050
1051         memset(&bus_temp, 0, sizeof(bus_temp));
1052         bus_temp.private_data = chip;
1053         bus_temp.modelname = model;
1054         bus_temp.pci = chip->pci;
1055         bus_temp.ops.command = azx_send_cmd;
1056         bus_temp.ops.get_response = azx_get_response;
1057 #ifdef CONFIG_SND_HDA_POWER_SAVE
1058         bus_temp.ops.pm_notify = azx_power_notify;
1059 #endif
1060
1061         err = snd_hda_bus_new(chip->card, &bus_temp, &chip->bus);
1062         if (err < 0)
1063                 return err;
1064
1065         codecs = audio_codecs = 0;
1066         for (c = 0; c < AZX_MAX_CODECS; c++) {
1067                 if ((chip->codec_mask & (1 << c)) & codec_probe_mask) {
1068                         struct hda_codec *codec;
1069                         err = snd_hda_codec_new(chip->bus, c, &codec);
1070                         if (err < 0)
1071                                 continue;
1072                         codecs++;
1073                         if (codec->afg)
1074                                 audio_codecs++;
1075                 }
1076         }
1077         if (!audio_codecs) {
1078                 /* probe additional slots if no codec is found */
1079                 for (; c < azx_max_codecs[chip->driver_type]; c++) {
1080                         if ((chip->codec_mask & (1 << c)) & codec_probe_mask) {
1081                                 err = snd_hda_codec_new(chip->bus, c, NULL);
1082                                 if (err < 0)
1083                                         continue;
1084                                 codecs++;
1085                         }
1086                 }
1087         }
1088         if (!codecs) {
1089                 snd_printk(KERN_ERR SFX "no codecs initialized\n");
1090                 return -ENXIO;
1091         }
1092
1093         return 0;
1094 }
1095
1096
1097 /*
1098  * PCM support
1099  */
1100
1101 /* assign a stream for the PCM */
1102 static inline struct azx_dev *azx_assign_device(struct azx *chip, int stream)
1103 {
1104         int dev, i, nums;
1105         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
1106                 dev = chip->playback_index_offset;
1107                 nums = chip->playback_streams;
1108         } else {
1109                 dev = chip->capture_index_offset;
1110                 nums = chip->capture_streams;
1111         }
1112         for (i = 0; i < nums; i++, dev++)
1113                 if (!chip->azx_dev[dev].opened) {
1114                         chip->azx_dev[dev].opened = 1;
1115                         return &chip->azx_dev[dev];
1116                 }
1117         return NULL;
1118 }
1119
1120 /* release the assigned stream */
1121 static inline void azx_release_device(struct azx_dev *azx_dev)
1122 {
1123         azx_dev->opened = 0;
1124 }
1125
1126 static struct snd_pcm_hardware azx_pcm_hw = {
1127         .info =                 (SNDRV_PCM_INFO_MMAP |
1128                                  SNDRV_PCM_INFO_INTERLEAVED |
1129                                  SNDRV_PCM_INFO_BLOCK_TRANSFER |
1130                                  SNDRV_PCM_INFO_MMAP_VALID |
1131                                  /* No full-resume yet implemented */
1132                                  /* SNDRV_PCM_INFO_RESUME |*/
1133                                  SNDRV_PCM_INFO_PAUSE),
1134         .formats =              SNDRV_PCM_FMTBIT_S16_LE,
1135         .rates =                SNDRV_PCM_RATE_48000,
1136         .rate_min =             48000,
1137         .rate_max =             48000,
1138         .channels_min =         2,
1139         .channels_max =         2,
1140         .buffer_bytes_max =     AZX_MAX_BUF_SIZE,
1141         .period_bytes_min =     128,
1142         .period_bytes_max =     AZX_MAX_BUF_SIZE / 2,
1143         .periods_min =          2,
1144         .periods_max =          AZX_MAX_FRAG,
1145         .fifo_size =            0,
1146 };
1147
1148 struct azx_pcm {
1149         struct azx *chip;
1150         struct hda_codec *codec;
1151         struct hda_pcm_stream *hinfo[2];
1152 };
1153
1154 static int azx_pcm_open(struct snd_pcm_substream *substream)
1155 {
1156         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1157         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1158         struct azx *chip = apcm->chip;
1159         struct azx_dev *azx_dev;
1160         struct snd_pcm_runtime *runtime = substream->runtime;
1161         unsigned long flags;
1162         int err;
1163
1164         mutex_lock(&chip->open_mutex);
1165         azx_dev = azx_assign_device(chip, substream->stream);
1166         if (azx_dev == NULL) {
1167                 mutex_unlock(&chip->open_mutex);
1168                 return -EBUSY;
1169         }
1170         runtime->hw = azx_pcm_hw;
1171         runtime->hw.channels_min = hinfo->channels_min;
1172         runtime->hw.channels_max = hinfo->channels_max;
1173         runtime->hw.formats = hinfo->formats;
1174         runtime->hw.rates = hinfo->rates;
1175         snd_pcm_limit_hw_rates(runtime);
1176         snd_pcm_hw_constraint_integer(runtime, SNDRV_PCM_HW_PARAM_PERIODS);
1177         snd_pcm_hw_constraint_step(runtime, 0, SNDRV_PCM_HW_PARAM_BUFFER_BYTES,
1178                                    128);
1179         snd_pcm_hw_constraint_step(runtime, 0, SNDRV_PCM_HW_PARAM_PERIOD_BYTES,
1180                                    128);
1181         snd_hda_power_up(apcm->codec);
1182         err = hinfo->ops.open(hinfo, apcm->codec, substream);
1183         if (err < 0) {
1184                 azx_release_device(azx_dev);
1185                 snd_hda_power_down(apcm->codec);
1186                 mutex_unlock(&chip->open_mutex);
1187                 return err;
1188         }
1189         spin_lock_irqsave(&chip->reg_lock, flags);
1190         azx_dev->substream = substream;
1191         azx_dev->running = 0;
1192         spin_unlock_irqrestore(&chip->reg_lock, flags);
1193
1194         runtime->private_data = azx_dev;
1195         mutex_unlock(&chip->open_mutex);
1196         return 0;
1197 }
1198
1199 static int azx_pcm_close(struct snd_pcm_substream *substream)
1200 {
1201         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1202         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1203         struct azx *chip = apcm->chip;
1204         struct azx_dev *azx_dev = get_azx_dev(substream);
1205         unsigned long flags;
1206
1207         mutex_lock(&chip->open_mutex);
1208         spin_lock_irqsave(&chip->reg_lock, flags);
1209         azx_dev->substream = NULL;
1210         azx_dev->running = 0;
1211         spin_unlock_irqrestore(&chip->reg_lock, flags);
1212         azx_release_device(azx_dev);
1213         hinfo->ops.close(hinfo, apcm->codec, substream);
1214         snd_hda_power_down(apcm->codec);
1215         mutex_unlock(&chip->open_mutex);
1216         return 0;
1217 }
1218
1219 static int azx_pcm_hw_params(struct snd_pcm_substream *substream,
1220                              struct snd_pcm_hw_params *hw_params)
1221 {
1222         return snd_pcm_lib_malloc_pages(substream,
1223                                         params_buffer_bytes(hw_params));
1224 }
1225
1226 static int azx_pcm_hw_free(struct snd_pcm_substream *substream)
1227 {
1228         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1229         struct azx_dev *azx_dev = get_azx_dev(substream);
1230         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1231
1232         /* reset BDL address */
1233         azx_sd_writel(azx_dev, SD_BDLPL, 0);
1234         azx_sd_writel(azx_dev, SD_BDLPU, 0);
1235         azx_sd_writel(azx_dev, SD_CTL, 0);
1236
1237         hinfo->ops.cleanup(hinfo, apcm->codec, substream);
1238
1239         return snd_pcm_lib_free_pages(substream);
1240 }
1241
1242 static int azx_pcm_prepare(struct snd_pcm_substream *substream)
1243 {
1244         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1245         struct azx *chip = apcm->chip;
1246         struct azx_dev *azx_dev = get_azx_dev(substream);
1247         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1248         struct snd_pcm_runtime *runtime = substream->runtime;
1249
1250         azx_dev->bufsize = snd_pcm_lib_buffer_bytes(substream);
1251         azx_dev->fragsize = snd_pcm_lib_period_bytes(substream);
1252         azx_dev->frags = azx_dev->bufsize / azx_dev->fragsize;
1253         azx_dev->format_val = snd_hda_calc_stream_format(runtime->rate,
1254                                                          runtime->channels,
1255                                                          runtime->format,
1256                                                          hinfo->maxbps);
1257         if (!azx_dev->format_val) {
1258                 snd_printk(KERN_ERR SFX
1259                            "invalid format_val, rate=%d, ch=%d, format=%d\n",
1260                            runtime->rate, runtime->channels, runtime->format);
1261                 return -EINVAL;
1262         }
1263
1264         snd_printdd("azx_pcm_prepare: bufsize=0x%x, fragsize=0x%x, "
1265                     "format=0x%x\n",
1266                     azx_dev->bufsize, azx_dev->fragsize, azx_dev->format_val);
1267         azx_setup_periods(azx_dev);
1268         azx_setup_controller(chip, azx_dev);
1269         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
1270                 azx_dev->fifo_size = azx_sd_readw(azx_dev, SD_FIFOSIZE) + 1;
1271         else
1272                 azx_dev->fifo_size = 0;
1273
1274         return hinfo->ops.prepare(hinfo, apcm->codec, azx_dev->stream_tag,
1275                                   azx_dev->format_val, substream);
1276 }
1277
1278 static int azx_pcm_trigger(struct snd_pcm_substream *substream, int cmd)
1279 {
1280         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1281         struct azx_dev *azx_dev = get_azx_dev(substream);
1282         struct azx *chip = apcm->chip;
1283         int err = 0;
1284
1285         spin_lock(&chip->reg_lock);
1286         switch (cmd) {
1287         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
1288         case SNDRV_PCM_TRIGGER_RESUME:
1289         case SNDRV_PCM_TRIGGER_START:
1290                 azx_stream_start(chip, azx_dev);
1291                 azx_dev->running = 1;
1292                 break;
1293         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
1294         case SNDRV_PCM_TRIGGER_SUSPEND:
1295         case SNDRV_PCM_TRIGGER_STOP:
1296                 azx_stream_stop(chip, azx_dev);
1297                 azx_dev->running = 0;
1298                 break;
1299         default:
1300                 err = -EINVAL;
1301         }
1302         spin_unlock(&chip->reg_lock);
1303         if (cmd == SNDRV_PCM_TRIGGER_PAUSE_PUSH ||
1304             cmd == SNDRV_PCM_TRIGGER_SUSPEND ||
1305             cmd == SNDRV_PCM_TRIGGER_STOP) {
1306                 int timeout = 5000;
1307                 while ((azx_sd_readb(azx_dev, SD_CTL) & SD_CTL_DMA_START) &&
1308                        --timeout)
1309                         ;
1310         }
1311         return err;
1312 }
1313
1314 static snd_pcm_uframes_t azx_pcm_pointer(struct snd_pcm_substream *substream)
1315 {
1316         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1317         struct azx *chip = apcm->chip;
1318         struct azx_dev *azx_dev = get_azx_dev(substream);
1319         unsigned int pos;
1320
1321         if (chip->position_fix == POS_FIX_POSBUF ||
1322             chip->position_fix == POS_FIX_AUTO) {
1323                 /* use the position buffer */
1324                 pos = le32_to_cpu(*azx_dev->posbuf);
1325                 if (chip->position_fix == POS_FIX_AUTO &&
1326                     azx_dev->period_intr == 1 && !pos) {
1327                         printk(KERN_WARNING
1328                                "hda-intel: Invalid position buffer, "
1329                                "using LPIB read method instead.\n");
1330                         chip->position_fix = POS_FIX_NONE;
1331                         goto read_lpib;
1332                 }
1333         } else {
1334         read_lpib:
1335                 /* read LPIB */
1336                 pos = azx_sd_readl(azx_dev, SD_LPIB);
1337                 if (chip->position_fix == POS_FIX_FIFO)
1338                         pos += azx_dev->fifo_size;
1339         }
1340         if (pos >= azx_dev->bufsize)
1341                 pos = 0;
1342         return bytes_to_frames(substream->runtime, pos);
1343 }
1344
1345 static struct snd_pcm_ops azx_pcm_ops = {
1346         .open = azx_pcm_open,
1347         .close = azx_pcm_close,
1348         .ioctl = snd_pcm_lib_ioctl,
1349         .hw_params = azx_pcm_hw_params,
1350         .hw_free = azx_pcm_hw_free,
1351         .prepare = azx_pcm_prepare,
1352         .trigger = azx_pcm_trigger,
1353         .pointer = azx_pcm_pointer,
1354 };
1355
1356 static void azx_pcm_free(struct snd_pcm *pcm)
1357 {
1358         kfree(pcm->private_data);
1359 }
1360
1361 static int __devinit create_codec_pcm(struct azx *chip, struct hda_codec *codec,
1362                                       struct hda_pcm *cpcm, int pcm_dev)
1363 {
1364         int err;
1365         struct snd_pcm *pcm;
1366         struct azx_pcm *apcm;
1367
1368         /* if no substreams are defined for both playback and capture,
1369          * it's just a placeholder.  ignore it.
1370          */
1371         if (!cpcm->stream[0].substreams && !cpcm->stream[1].substreams)
1372                 return 0;
1373
1374         snd_assert(cpcm->name, return -EINVAL);
1375
1376         err = snd_pcm_new(chip->card, cpcm->name, pcm_dev,
1377                           cpcm->stream[0].substreams,
1378                           cpcm->stream[1].substreams,
1379                           &pcm);
1380         if (err < 0)
1381                 return err;
1382         strcpy(pcm->name, cpcm->name);
1383         apcm = kmalloc(sizeof(*apcm), GFP_KERNEL);
1384         if (apcm == NULL)
1385                 return -ENOMEM;
1386         apcm->chip = chip;
1387         apcm->codec = codec;
1388         apcm->hinfo[0] = &cpcm->stream[0];
1389         apcm->hinfo[1] = &cpcm->stream[1];
1390         pcm->private_data = apcm;
1391         pcm->private_free = azx_pcm_free;
1392         if (cpcm->stream[0].substreams)
1393                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_PLAYBACK, &azx_pcm_ops);
1394         if (cpcm->stream[1].substreams)
1395                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_CAPTURE, &azx_pcm_ops);
1396         snd_pcm_lib_preallocate_pages_for_all(pcm, SNDRV_DMA_TYPE_DEV,
1397                                               snd_dma_pci_data(chip->pci),
1398                                               1024 * 64, 1024 * 1024);
1399         chip->pcm[pcm_dev] = pcm;
1400         if (chip->pcm_devs < pcm_dev + 1)
1401                 chip->pcm_devs = pcm_dev + 1;
1402
1403         return 0;
1404 }
1405
1406 static int __devinit azx_pcm_create(struct azx *chip)
1407 {
1408         struct hda_codec *codec;
1409         int c, err;
1410         int pcm_dev;
1411
1412         err = snd_hda_build_pcms(chip->bus);
1413         if (err < 0)
1414                 return err;
1415
1416         /* create audio PCMs */
1417         pcm_dev = 0;
1418         list_for_each_entry(codec, &chip->bus->codec_list, list) {
1419                 for (c = 0; c < codec->num_pcms; c++) {
1420                         if (codec->pcm_info[c].is_modem)
1421                                 continue; /* create later */
1422                         if (pcm_dev >= AZX_MAX_AUDIO_PCMS) {
1423                                 snd_printk(KERN_ERR SFX
1424                                            "Too many audio PCMs\n");
1425                                 return -EINVAL;
1426                         }
1427                         err = create_codec_pcm(chip, codec,
1428                                                &codec->pcm_info[c], pcm_dev);
1429                         if (err < 0)
1430                                 return err;
1431                         pcm_dev++;
1432                 }
1433         }
1434
1435         /* create modem PCMs */
1436         pcm_dev = AZX_MAX_AUDIO_PCMS;
1437         list_for_each_entry(codec, &chip->bus->codec_list, list) {
1438                 for (c = 0; c < codec->num_pcms; c++) {
1439                         if (!codec->pcm_info[c].is_modem)
1440                                 continue; /* already created */
1441                         if (pcm_dev >= AZX_MAX_PCMS) {
1442                                 snd_printk(KERN_ERR SFX
1443                                            "Too many modem PCMs\n");
1444                                 return -EINVAL;
1445                         }
1446                         err = create_codec_pcm(chip, codec,
1447                                                &codec->pcm_info[c], pcm_dev);
1448                         if (err < 0)
1449                                 return err;
1450                         chip->pcm[pcm_dev]->dev_class = SNDRV_PCM_CLASS_MODEM;
1451                         pcm_dev++;
1452                 }
1453         }
1454         return 0;
1455 }
1456
1457 /*
1458  * mixer creation - all stuff is implemented in hda module
1459  */
1460 static int __devinit azx_mixer_create(struct azx *chip)
1461 {
1462         return snd_hda_build_controls(chip->bus);
1463 }
1464
1465
1466 /*
1467  * initialize SD streams
1468  */
1469 static int __devinit azx_init_stream(struct azx *chip)
1470 {
1471         int i;
1472
1473         /* initialize each stream (aka device)
1474          * assign the starting bdl address to each stream (device)
1475          * and initialize
1476          */
1477         for (i = 0; i < chip->num_streams; i++) {
1478                 unsigned int off = sizeof(u32) * (i * AZX_MAX_FRAG * 4);
1479                 struct azx_dev *azx_dev = &chip->azx_dev[i];
1480                 azx_dev->bdl = (u32 *)(chip->bdl.area + off);
1481                 azx_dev->bdl_addr = chip->bdl.addr + off;
1482                 azx_dev->posbuf = (u32 __iomem *)(chip->posbuf.area + i * 8);
1483                 /* offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
1484                 azx_dev->sd_addr = chip->remap_addr + (0x20 * i + 0x80);
1485                 /* int mask: SDI0=0x01, SDI1=0x02, ... SDO3=0x80 */
1486                 azx_dev->sd_int_sta_mask = 1 << i;
1487                 /* stream tag: must be non-zero and unique */
1488                 azx_dev->index = i;
1489                 azx_dev->stream_tag = i + 1;
1490         }
1491
1492         return 0;
1493 }
1494
1495 static int azx_acquire_irq(struct azx *chip, int do_disconnect)
1496 {
1497         if (request_irq(chip->pci->irq, azx_interrupt,
1498                         chip->msi ? 0 : IRQF_SHARED,
1499                         "HDA Intel", chip)) {
1500                 printk(KERN_ERR "hda-intel: unable to grab IRQ %d, "
1501                        "disabling device\n", chip->pci->irq);
1502                 if (do_disconnect)
1503                         snd_card_disconnect(chip->card);
1504                 return -1;
1505         }
1506         chip->irq = chip->pci->irq;
1507         pci_intx(chip->pci, !chip->msi);
1508         return 0;
1509 }
1510
1511
1512 static void azx_stop_chip(struct azx *chip)
1513 {
1514         if (!chip->initialized)
1515                 return;
1516
1517         /* disable interrupts */
1518         azx_int_disable(chip);
1519         azx_int_clear(chip);
1520
1521         /* disable CORB/RIRB */
1522         azx_free_cmd_io(chip);
1523
1524         /* disable position buffer */
1525         azx_writel(chip, DPLBASE, 0);
1526         azx_writel(chip, DPUBASE, 0);
1527
1528         chip->initialized = 0;
1529 }
1530
1531 #ifdef CONFIG_SND_HDA_POWER_SAVE
1532 /* power-up/down the controller */
1533 static void azx_power_notify(struct hda_codec *codec)
1534 {
1535         struct azx *chip = codec->bus->private_data;
1536         struct hda_codec *c;
1537         int power_on = 0;
1538
1539         list_for_each_entry(c, &codec->bus->codec_list, list) {
1540                 if (c->power_on) {
1541                         power_on = 1;
1542                         break;
1543                 }
1544         }
1545         if (power_on)
1546                 azx_init_chip(chip);
1547         else if (chip->running && power_save_controller)
1548                 azx_stop_chip(chip);
1549 }
1550 #endif /* CONFIG_SND_HDA_POWER_SAVE */
1551
1552 #ifdef CONFIG_PM
1553 /*
1554  * power management
1555  */
1556 static int azx_suspend(struct pci_dev *pci, pm_message_t state)
1557 {
1558         struct snd_card *card = pci_get_drvdata(pci);
1559         struct azx *chip = card->private_data;
1560         int i;
1561
1562         snd_power_change_state(card, SNDRV_CTL_POWER_D3hot);
1563         for (i = 0; i < chip->pcm_devs; i++)
1564                 snd_pcm_suspend_all(chip->pcm[i]);
1565         if (chip->initialized)
1566                 snd_hda_suspend(chip->bus, state);
1567         azx_stop_chip(chip);
1568         if (chip->irq >= 0) {
1569                 synchronize_irq(chip->irq);
1570                 free_irq(chip->irq, chip);
1571                 chip->irq = -1;
1572         }
1573         if (chip->msi)
1574                 pci_disable_msi(chip->pci);
1575         pci_disable_device(pci);
1576         pci_save_state(pci);
1577         pci_set_power_state(pci, pci_choose_state(pci, state));
1578         return 0;
1579 }
1580
1581 static int azx_resume(struct pci_dev *pci)
1582 {
1583         struct snd_card *card = pci_get_drvdata(pci);
1584         struct azx *chip = card->private_data;
1585
1586         pci_set_power_state(pci, PCI_D0);
1587         pci_restore_state(pci);
1588         if (pci_enable_device(pci) < 0) {
1589                 printk(KERN_ERR "hda-intel: pci_enable_device failed, "
1590                        "disabling device\n");
1591                 snd_card_disconnect(card);
1592                 return -EIO;
1593         }
1594         pci_set_master(pci);
1595         if (chip->msi)
1596                 if (pci_enable_msi(pci) < 0)
1597                         chip->msi = 0;
1598         if (azx_acquire_irq(chip, 1) < 0)
1599                 return -EIO;
1600         azx_init_pci(chip);
1601
1602         if (snd_hda_codecs_inuse(chip->bus))
1603                 azx_init_chip(chip);
1604
1605         snd_hda_resume(chip->bus);
1606         snd_power_change_state(card, SNDRV_CTL_POWER_D0);
1607         return 0;
1608 }
1609 #endif /* CONFIG_PM */
1610
1611
1612 /*
1613  * destructor
1614  */
1615 static int azx_free(struct azx *chip)
1616 {
1617         if (chip->initialized) {
1618                 int i;
1619                 for (i = 0; i < chip->num_streams; i++)
1620                         azx_stream_stop(chip, &chip->azx_dev[i]);
1621                 azx_stop_chip(chip);
1622         }
1623
1624         if (chip->irq >= 0) {
1625                 synchronize_irq(chip->irq);
1626                 free_irq(chip->irq, (void*)chip);
1627         }
1628         if (chip->msi)
1629                 pci_disable_msi(chip->pci);
1630         if (chip->remap_addr)
1631                 iounmap(chip->remap_addr);
1632
1633         if (chip->bdl.area)
1634                 snd_dma_free_pages(&chip->bdl);
1635         if (chip->rb.area)
1636                 snd_dma_free_pages(&chip->rb);
1637         if (chip->posbuf.area)
1638                 snd_dma_free_pages(&chip->posbuf);
1639         pci_release_regions(chip->pci);
1640         pci_disable_device(chip->pci);
1641         kfree(chip->azx_dev);
1642         kfree(chip);
1643
1644         return 0;
1645 }
1646
1647 static int azx_dev_free(struct snd_device *device)
1648 {
1649         return azx_free(device->device_data);
1650 }
1651
1652 /*
1653  * white/black-listing for position_fix
1654  */
1655 static struct snd_pci_quirk position_fix_list[] __devinitdata = {
1656         SND_PCI_QUIRK(0x1028, 0x01cc, "Dell D820", POS_FIX_NONE),
1657         SND_PCI_QUIRK(0x1028, 0x01de, "Dell Precision 390", POS_FIX_NONE),
1658         {}
1659 };
1660
1661 static int __devinit check_position_fix(struct azx *chip, int fix)
1662 {
1663         const struct snd_pci_quirk *q;
1664
1665         if (fix == POS_FIX_AUTO) {
1666                 q = snd_pci_quirk_lookup(chip->pci, position_fix_list);
1667                 if (q) {
1668                         printk(KERN_INFO
1669                                     "hda_intel: position_fix set to %d "
1670                                     "for device %04x:%04x\n",
1671                                     q->value, q->subvendor, q->subdevice);
1672                         return q->value;
1673                 }
1674         }
1675         return fix;
1676 }
1677
1678 /*
1679  * black-lists for probe_mask
1680  */
1681 static struct snd_pci_quirk probe_mask_list[] __devinitdata = {
1682         /* Thinkpad often breaks the controller communication when accessing
1683          * to the non-working (or non-existing) modem codec slot.
1684          */
1685         SND_PCI_QUIRK(0x1014, 0x05b7, "Thinkpad Z60", 0x01),
1686         SND_PCI_QUIRK(0x17aa, 0x2010, "Thinkpad X/T/R60", 0x01),
1687         SND_PCI_QUIRK(0x17aa, 0x20ac, "Thinkpad X/T/R61", 0x01),
1688         {}
1689 };
1690
1691 static void __devinit check_probe_mask(struct azx *chip, int dev)
1692 {
1693         const struct snd_pci_quirk *q;
1694
1695         if (probe_mask[dev] == -1) {
1696                 q = snd_pci_quirk_lookup(chip->pci, probe_mask_list);
1697                 if (q) {
1698                         printk(KERN_INFO
1699                                "hda_intel: probe_mask set to 0x%x "
1700                                "for device %04x:%04x\n",
1701                                q->value, q->subvendor, q->subdevice);
1702                         probe_mask[dev] = q->value;
1703                 }
1704         }
1705 }
1706
1707
1708 /*
1709  * constructor
1710  */
1711 static int __devinit azx_create(struct snd_card *card, struct pci_dev *pci,
1712                                 int dev, int driver_type,
1713                                 struct azx **rchip)
1714 {
1715         struct azx *chip;
1716         int err;
1717         unsigned short gcap;
1718         static struct snd_device_ops ops = {
1719                 .dev_free = azx_dev_free,
1720         };
1721
1722         *rchip = NULL;
1723
1724         err = pci_enable_device(pci);
1725         if (err < 0)
1726                 return err;
1727
1728         chip = kzalloc(sizeof(*chip), GFP_KERNEL);
1729         if (!chip) {
1730                 snd_printk(KERN_ERR SFX "cannot allocate chip\n");
1731                 pci_disable_device(pci);
1732                 return -ENOMEM;
1733         }
1734
1735         spin_lock_init(&chip->reg_lock);
1736         mutex_init(&chip->open_mutex);
1737         chip->card = card;
1738         chip->pci = pci;
1739         chip->irq = -1;
1740         chip->driver_type = driver_type;
1741         chip->msi = enable_msi;
1742
1743         chip->position_fix = check_position_fix(chip, position_fix[dev]);
1744         check_probe_mask(chip, dev);
1745
1746         chip->single_cmd = single_cmd;
1747
1748 #if BITS_PER_LONG != 64
1749         /* Fix up base address on ULI M5461 */
1750         if (chip->driver_type == AZX_DRIVER_ULI) {
1751                 u16 tmp3;
1752                 pci_read_config_word(pci, 0x40, &tmp3);
1753                 pci_write_config_word(pci, 0x40, tmp3 | 0x10);
1754                 pci_write_config_dword(pci, PCI_BASE_ADDRESS_1, 0);
1755         }
1756 #endif
1757
1758         err = pci_request_regions(pci, "ICH HD audio");
1759         if (err < 0) {
1760                 kfree(chip);
1761                 pci_disable_device(pci);
1762                 return err;
1763         }
1764
1765         chip->addr = pci_resource_start(pci, 0);
1766         chip->remap_addr = ioremap_nocache(chip->addr, pci_resource_len(pci,0));
1767         if (chip->remap_addr == NULL) {
1768                 snd_printk(KERN_ERR SFX "ioremap error\n");
1769                 err = -ENXIO;
1770                 goto errout;
1771         }
1772
1773         if (chip->msi)
1774                 if (pci_enable_msi(pci) < 0)
1775                         chip->msi = 0;
1776
1777         if (azx_acquire_irq(chip, 0) < 0) {
1778                 err = -EBUSY;
1779                 goto errout;
1780         }
1781
1782         pci_set_master(pci);
1783         synchronize_irq(chip->irq);
1784
1785         gcap = azx_readw(chip, GCAP);
1786         snd_printdd("chipset global capabilities = 0x%x\n", gcap);
1787
1788         if (gcap) {
1789                 /* read number of streams from GCAP register instead of using
1790                  * hardcoded value
1791                  */
1792                 chip->playback_streams = (gcap & (0xF << 12)) >> 12;
1793                 chip->capture_streams = (gcap & (0xF << 8)) >> 8;
1794                 chip->playback_index_offset = (gcap & (0xF << 12)) >> 12;
1795                 chip->capture_index_offset = 0;
1796         } else {
1797                 /* gcap didn't give any info, switching to old method */
1798
1799                 switch (chip->driver_type) {
1800                 case AZX_DRIVER_ULI:
1801                         chip->playback_streams = ULI_NUM_PLAYBACK;
1802                         chip->capture_streams = ULI_NUM_CAPTURE;
1803                         chip->playback_index_offset = ULI_PLAYBACK_INDEX;
1804                         chip->capture_index_offset = ULI_CAPTURE_INDEX;
1805                         break;
1806                 case AZX_DRIVER_ATIHDMI:
1807                         chip->playback_streams = ATIHDMI_NUM_PLAYBACK;
1808                         chip->capture_streams = ATIHDMI_NUM_CAPTURE;
1809                         chip->playback_index_offset = ATIHDMI_PLAYBACK_INDEX;
1810                         chip->capture_index_offset = ATIHDMI_CAPTURE_INDEX;
1811                         break;
1812                 default:
1813                         chip->playback_streams = ICH6_NUM_PLAYBACK;
1814                         chip->capture_streams = ICH6_NUM_CAPTURE;
1815                         chip->playback_index_offset = ICH6_PLAYBACK_INDEX;
1816                         chip->capture_index_offset = ICH6_CAPTURE_INDEX;
1817                         break;
1818                 }
1819         }
1820         chip->num_streams = chip->playback_streams + chip->capture_streams;
1821         chip->azx_dev = kcalloc(chip->num_streams, sizeof(*chip->azx_dev),
1822                                 GFP_KERNEL);
1823         if (!chip->azx_dev) {
1824                 snd_printk(KERN_ERR "cannot malloc azx_dev\n");
1825                 goto errout;
1826         }
1827
1828         /* allocate memory for the BDL for each stream */
1829         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV,
1830                                   snd_dma_pci_data(chip->pci),
1831                                   BDL_SIZE, &chip->bdl);
1832         if (err < 0) {
1833                 snd_printk(KERN_ERR SFX "cannot allocate BDL\n");
1834                 goto errout;
1835         }
1836         /* allocate memory for the position buffer */
1837         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV,
1838                                   snd_dma_pci_data(chip->pci),
1839                                   chip->num_streams * 8, &chip->posbuf);
1840         if (err < 0) {
1841                 snd_printk(KERN_ERR SFX "cannot allocate posbuf\n");
1842                 goto errout;
1843         }
1844         /* allocate CORB/RIRB */
1845         if (!chip->single_cmd) {
1846                 err = azx_alloc_cmd_io(chip);
1847                 if (err < 0)
1848                         goto errout;
1849         }
1850
1851         /* initialize streams */
1852         azx_init_stream(chip);
1853
1854         /* initialize chip */
1855         azx_init_pci(chip);
1856         azx_init_chip(chip);
1857
1858         /* codec detection */
1859         if (!chip->codec_mask) {
1860                 snd_printk(KERN_ERR SFX "no codecs found!\n");
1861                 err = -ENODEV;
1862                 goto errout;
1863         }
1864
1865         err = snd_device_new(card, SNDRV_DEV_LOWLEVEL, chip, &ops);
1866         if (err <0) {
1867                 snd_printk(KERN_ERR SFX "Error creating device [card]!\n");
1868                 goto errout;
1869         }
1870
1871         strcpy(card->driver, "HDA-Intel");
1872         strcpy(card->shortname, driver_short_names[chip->driver_type]);
1873         sprintf(card->longname, "%s at 0x%lx irq %i",
1874                 card->shortname, chip->addr, chip->irq);
1875
1876         *rchip = chip;
1877         return 0;
1878
1879  errout:
1880         azx_free(chip);
1881         return err;
1882 }
1883
1884 static void power_down_all_codecs(struct azx *chip)
1885 {
1886 #ifdef CONFIG_SND_HDA_POWER_SAVE
1887         /* The codecs were powered up in snd_hda_codec_new().
1888          * Now all initialization done, so turn them down if possible
1889          */
1890         struct hda_codec *codec;
1891         list_for_each_entry(codec, &chip->bus->codec_list, list) {
1892                 snd_hda_power_down(codec);
1893         }
1894 #endif
1895 }
1896
1897 static int __devinit azx_probe(struct pci_dev *pci,
1898                                const struct pci_device_id *pci_id)
1899 {
1900         static int dev;
1901         struct snd_card *card;
1902         struct azx *chip;
1903         int err;
1904
1905         if (dev >= SNDRV_CARDS)
1906                 return -ENODEV;
1907         if (!enable[dev]) {
1908                 dev++;
1909                 return -ENOENT;
1910         }
1911
1912         card = snd_card_new(index[dev], id[dev], THIS_MODULE, 0);
1913         if (!card) {
1914                 snd_printk(KERN_ERR SFX "Error creating card!\n");
1915                 return -ENOMEM;
1916         }
1917
1918         err = azx_create(card, pci, dev, pci_id->driver_data, &chip);
1919         if (err < 0) {
1920                 snd_card_free(card);
1921                 return err;
1922         }
1923         card->private_data = chip;
1924
1925         /* create codec instances */
1926         err = azx_codec_create(chip, model[dev], probe_mask[dev]);
1927         if (err < 0) {
1928                 snd_card_free(card);
1929                 return err;
1930         }
1931
1932         /* create PCM streams */
1933         err = azx_pcm_create(chip);
1934         if (err < 0) {
1935                 snd_card_free(card);
1936                 return err;
1937         }
1938
1939         /* create mixer controls */
1940         err = azx_mixer_create(chip);
1941         if (err < 0) {
1942                 snd_card_free(card);
1943                 return err;
1944         }
1945
1946         snd_card_set_dev(card, &pci->dev);
1947
1948         err = snd_card_register(card);
1949         if (err < 0) {
1950                 snd_card_free(card);
1951                 return err;
1952         }
1953
1954         pci_set_drvdata(pci, card);
1955         chip->running = 1;
1956         power_down_all_codecs(chip);
1957
1958         dev++;
1959         return err;
1960 }
1961
1962 static void __devexit azx_remove(struct pci_dev *pci)
1963 {
1964         snd_card_free(pci_get_drvdata(pci));
1965         pci_set_drvdata(pci, NULL);
1966 }
1967
1968 /* PCI IDs */
1969 static struct pci_device_id azx_ids[] = {
1970         { 0x8086, 0x2668, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH6 */
1971         { 0x8086, 0x27d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH7 */
1972         { 0x8086, 0x269a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ESB2 */
1973         { 0x8086, 0x284b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH8 */
1974         { 0x8086, 0x293e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH9 */
1975         { 0x8086, 0x293f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH9 */
1976         { 0x1002, 0x437b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB450 */
1977         { 0x1002, 0x4383, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB600 */
1978         { 0x1002, 0x793b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS600 HDMI */
1979         { 0x1002, 0x7919, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS690 HDMI */
1980         { 0x1002, 0x960f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS780 HDMI */
1981         { 0x1002, 0xaa00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI R600 HDMI */
1982         { 0x1002, 0xaa08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV630 HDMI */
1983         { 0x1002, 0xaa10, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV610 HDMI */
1984         { 0x1002, 0xaa18, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV670 HDMI */
1985         { 0x1002, 0xaa20, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV635 HDMI */
1986         { 0x1002, 0xaa28, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV620 HDMI */
1987         { 0x1002, 0xaa30, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV770 HDMI */
1988         { 0x1106, 0x3288, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_VIA }, /* VIA VT8251/VT8237A */
1989         { 0x1039, 0x7502, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_SIS }, /* SIS966 */
1990         { 0x10b9, 0x5461, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ULI }, /* ULI M5461 */
1991         { 0x10de, 0x026c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP51 */
1992         { 0x10de, 0x0371, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP55 */
1993         { 0x10de, 0x03e4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP61 */
1994         { 0x10de, 0x03f0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP61 */
1995         { 0x10de, 0x044a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP65 */
1996         { 0x10de, 0x044b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP65 */
1997         { 0x10de, 0x055c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP67 */
1998         { 0x10de, 0x055d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP67 */
1999         { 0x10de, 0x07fc, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP73 */
2000         { 0x10de, 0x07fd, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP73 */
2001         { 0x10de, 0x0774, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
2002         { 0x10de, 0x0775, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
2003         { 0x10de, 0x0776, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
2004         { 0x10de, 0x0777, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
2005         { 0x10de, 0x0ac0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
2006         { 0x10de, 0x0ac1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
2007         { 0x10de, 0x0ac2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
2008         { 0x10de, 0x0ac3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
2009         { 0, }
2010 };
2011 MODULE_DEVICE_TABLE(pci, azx_ids);
2012
2013 /* pci_driver definition */
2014 static struct pci_driver driver = {
2015         .name = "HDA Intel",
2016         .id_table = azx_ids,
2017         .probe = azx_probe,
2018         .remove = __devexit_p(azx_remove),
2019 #ifdef CONFIG_PM
2020         .suspend = azx_suspend,
2021         .resume = azx_resume,
2022 #endif
2023 };
2024
2025 static int __init alsa_card_azx_init(void)
2026 {
2027         return pci_register_driver(&driver);
2028 }
2029
2030 static void __exit alsa_card_azx_exit(void)
2031 {
2032         pci_unregister_driver(&driver);
2033 }
2034
2035 module_init(alsa_card_azx_init)
2036 module_exit(alsa_card_azx_exit)