include/asm-arm/system.h

   1 #ifndef __ASM_ARM_SYSTEM_H
   2 #define __ASM_ARM_SYSTEM_H
   3
   4 #ifdef __KERNEL__
   5
   6 #include <asm/memory.h>
   7
   8 #define CPU_ARCH_UNKNOWN        0
   9 #define CPU_ARCH_ARMv3          1
  10 #define CPU_ARCH_ARMv4          2
  11 #define CPU_ARCH_ARMv4T         3
  12 #define CPU_ARCH_ARMv5          4
  13 #define CPU_ARCH_ARMv5T         5
  14 #define CPU_ARCH_ARMv5TE        6
  15 #define CPU_ARCH_ARMv5TEJ       7
  16 #define CPU_ARCH_ARMv6          8
  17 #define CPU_ARCH_ARMv7          9
  18
  19 /*
  20  * CR1 bits (CP#15 CR1)
  21  */
  22 #define CR_M    (1 << 0)        /* MMU enable                           */
  23 #define CR_A    (1 << 1)        /* Alignment abort enable               */
  24 #define CR_C    (1 << 2)        /* Dcache enable                        */
  25 #define CR_W    (1 << 3)        /* Write buffer enable                  */
  26 #define CR_P    (1 << 4)        /* 32-bit exception handler             */
  27 #define CR_D    (1 << 5)        /* 32-bit data address range            */
  28 #define CR_L    (1 << 6)        /* Implementation defined               */
  29 #define CR_B    (1 << 7)        /* Big endian                           */
  30 #define CR_S    (1 << 8)        /* System MMU protection                */
  31 #define CR_R    (1 << 9)        /* ROM MMU protection                   */
  32 #define CR_F    (1 << 10)       /* Implementation defined               */
  33 #define CR_Z    (1 << 11)       /* Implementation defined               */
  34 #define CR_I    (1 << 12)       /* Icache enable                        */
  35 #define CR_V    (1 << 13)       /* Vectors relocated to 0xffff0000      */
  36 #define CR_RR   (1 << 14)       /* Round Robin cache replacement        */
  37 #define CR_L4   (1 << 15)       /* LDR pc can set T bit                 */
  38 #define CR_DT   (1 << 16)
  39 #define CR_IT   (1 << 18)
  40 #define CR_ST   (1 << 19)
  41 #define CR_FI   (1 << 21)       /* Fast interrupt (lower latency mode)  */
  42 #define CR_U    (1 << 22)       /* Unaligned access operation           */
  43 #define CR_XP   (1 << 23)       /* Extended page tables                 */
  44 #define CR_VE   (1 << 24)       /* Vectored interrupts                  */
  45
  46 #define CPUID_ID        0
  47 #define CPUID_CACHETYPE 1
  48 #define CPUID_TCM       2
  49 #define CPUID_TLBTYPE   3
  50
  51 #ifdef CONFIG_CPU_CP15
  52 #define read_cpuid(reg)                                                 \
  53         ({                                                              \
  54                 unsigned int __val;                                     \
  55                 asm("mrc        p15, 0, %0, c0, c0, " __stringify(reg)  \
  56                     : "=r" (__val)                                      \
  57                     :                                                   \
  58                     : "cc");                                            \
  59                 __val;                                                  \
  60         })
  61 #else
  62 #define read_cpuid(reg) (processor_id)
  63 #endif
  64
  65 /*
  66  * This is used to ensure the compiler did actually allocate the register we
  67  * asked it for some inline assembly sequences.  Apparently we can't trust
  68  * the compiler from one version to another so a bit of paranoia won't hurt.
  69  * This string is meant to be concatenated with the inline asm string and
  70  * will cause compilation to stop on mismatch.
  71  * (for details, see gcc PR 15089)
  72  */
  73 #define __asmeq(x, y)  ".ifnc " x "," y " ; .err ; .endif\n\t"
  74
  75 #ifndef __ASSEMBLY__
  76
  77 #include <linux/linkage.h>
  78 #include <linux/irqflags.h>
  79
  80 #define __exception     __attribute__((section(".exception.text")))
  81
  82 struct thread_info;
  83 struct task_struct;
  84
  85 /* information about the system we're running on */
  86 extern unsigned int system_rev;
  87 extern unsigned int system_serial_low;
  88 extern unsigned int system_serial_high;
  89 extern unsigned int mem_fclk_21285;
  90
  91 struct pt_regs;
  92
  93 void die(const char *msg, struct pt_regs *regs, int err)
  94                 __attribute__((noreturn));
  95
  96 struct siginfo;
  97 void notify_die(const char *str, struct pt_regs *regs, struct siginfo *info,
  98                 unsigned long err, unsigned long trap);
  99
 100 void hook_fault_code(int nr, int (*fn)(unsigned long, unsigned int,
 101                                        struct pt_regs *),
 102                      int sig, const char *name);
 103
 104 #define xchg(ptr,x) \
 105         ((__typeof__(*(ptr)))__xchg((unsigned long)(x),(ptr),sizeof(*(ptr))))
 106
 107 #define tas(ptr) (xchg((ptr),1))
 108
 109 extern asmlinkage void __backtrace(void);
 110 extern asmlinkage void c_backtrace(unsigned long fp, int pmode);
 111
 112 struct mm_struct;
 113 extern void show_pte(struct mm_struct *mm, unsigned long addr);
 114 extern void __show_regs(struct pt_regs *);
 115
 116 extern int cpu_architecture(void);
 117 extern void cpu_init(void);
 118
 119 void arm_machine_restart(char mode);
 120 extern void (*arm_pm_restart)(char str);
 121
 122 /*
 123  * Intel's XScale3 core supports some v6 features (supersections, L2)
 124  * but advertises itself as v5 as it does not support the v6 ISA.  For
 125  * this reason, we need a way to explicitly test for this type of CPU.
 126  */
 127 #ifndef CONFIG_CPU_XSC3
 128 #define cpu_is_xsc3()   0
 129 #else
 130 static inline int cpu_is_xsc3(void)
 131 {
 132         extern unsigned int processor_id;
 133
 134         if ((processor_id & 0xffffe000) == 0x69056000)
 135                 return 1;
 136
 137         return 0;
 138 }
 139 #endif
 140
 141 #if !defined(CONFIG_CPU_XSCALE) && !defined(CONFIG_CPU_XSC3)
 142 #define cpu_is_xscale() 0
 143 #else
 144 #define cpu_is_xscale() 1
 145 #endif
 146
 147 #define UDBG_UNDEFINED  (1 << 0)
 148 #define UDBG_SYSCALL    (1 << 1)
 149 #define UDBG_BADABORT   (1 << 2)
 150 #define UDBG_SEGV       (1 << 3)
 151 #define UDBG_BUS        (1 << 4)
 152
 153 extern unsigned int user_debug;
 154
 155 #if __LINUX_ARM_ARCH__ >= 4
 156 #define vectors_high()  (cr_alignment & CR_V)
 157 #else
 158 #define vectors_high()  (0)
 159 #endif
 160
 161 #if __LINUX_ARM_ARCH__ >= 7
 162 #define isb() __asm__ __volatile__ ("isb" : : : "memory")
 163 #define dsb() __asm__ __volatile__ ("dsb" : : : "memory")
 164 #define dmb() __asm__ __volatile__ ("dmb" : : : "memory")
 165 #elif defined(CONFIG_CPU_XSC3) || __LINUX_ARM_ARCH__ == 6
 166 #define isb() __asm__ __volatile__ ("mcr p15, 0, %0, c7, c5, 4" \
 167                                     : : "r" (0) : "memory")
 168 #define dsb() __asm__ __volatile__ ("mcr p15, 0, %0, c7, c10, 4" \
 169                                     : : "r" (0) : "memory")
 170 #define dmb() __asm__ __volatile__ ("mcr p15, 0, %0, c7, c10, 5" \
 171                                     : : "r" (0) : "memory")
 172 #else
 173 #define isb() __asm__ __volatile__ ("" : : : "memory")
 174 #define dsb() __asm__ __volatile__ ("mcr p15, 0, %0, c7, c10, 4" \
 175                                     : : "r" (0) : "memory")
 176 #define dmb() __asm__ __volatile__ ("" : : : "memory")
 177 #endif
 178
 179 #ifndef CONFIG_SMP
 180 #define mb()    do { if (arch_is_coherent()) dmb(); else barrier(); } while (0)
 181 #define rmb()   do { if (arch_is_coherent()) dmb(); else barrier(); } while (0)
 182 #define wmb()   do { if (arch_is_coherent()) dmb(); else barrier(); } while (0)
 183 #define smp_mb()        barrier()
 184 #define smp_rmb()       barrier()
 185 #define smp_wmb()       barrier()
 186 #else
 187 #define mb()            dmb()
 188 #define rmb()           dmb()
 189 #define wmb()           dmb()
 190 #define smp_mb()        dmb()
 191 #define smp_rmb()       dmb()
 192 #define smp_wmb()       dmb()
 193 #endif
 194 #define read_barrier_depends()          do { } while(0)
 195 #define smp_read_barrier_depends()      do { } while(0)
 196
 197 #define set_mb(var, value)      do { var = value; smp_mb(); } while (0)
 198 #define nop() __asm__ __volatile__("mov\tr0,r0\t@ nop\n\t");
 199
 200 extern unsigned long cr_no_alignment;   /* defined in entry-armv.S */
 201 extern unsigned long cr_alignment;      /* defined in entry-armv.S */
 202
 203 static inline unsigned int get_cr(void)
 204 {
 205         unsigned int val;
 206         asm("mrc p15, 0, %0, c1, c0, 0  @ get CR" : "=r" (val) : : "cc");
 207         return val;
 208 }
 209
 210 static inline void set_cr(unsigned int val)
 211 {
 212         asm volatile("mcr p15, 0, %0, c1, c0, 0 @ set CR"
 213           : : "r" (val) : "cc");
 214         isb();
 215 }
 216
 217 #ifndef CONFIG_SMP
 218 extern void adjust_cr(unsigned long mask, unsigned long set);
 219 #endif
 220
 221 #define CPACC_FULL(n)           (3 << (n * 2))
 222 #define CPACC_SVC(n)            (1 << (n * 2))
 223 #define CPACC_DISABLE(n)        (0 << (n * 2))
 224
 225 static inline unsigned int get_copro_access(void)
 226 {
 227         unsigned int val;
 228         asm("mrc p15, 0, %0, c1, c0, 2 @ get copro access"
 229           : "=r" (val) : : "cc");
 230         return val;
 231 }
 232
 233 static inline void set_copro_access(unsigned int val)
 234 {
 235         asm volatile("mcr p15, 0, %0, c1, c0, 2 @ set copro access"
 236           : : "r" (val) : "cc");
 237         isb();
 238 }
 239
 240 /*
 241  * switch_mm() may do a full cache flush over the context switch,
 242  * so enable interrupts over the context switch to avoid high
 243  * latency.
 244  */
 245 #define __ARCH_WANT_INTERRUPTS_ON_CTXSW
 246
 247 /*
 248  * switch_to(prev, next) should switch from task `prev' to `next'
 249  * `prev' will never be the same as `next'.  schedule() itself
 250  * contains the memory barrier to tell GCC not to cache `current'.
 251  */
 252 extern struct task_struct *__switch_to(struct task_struct *, struct thread_info *, struct thread_info *);
 253
 254 #define switch_to(prev,next,last)                                       \
 255 do {                                                                    \
 256         last = __switch_to(prev,task_thread_info(prev), task_thread_info(next));        \
 257 } while (0)
 258
 259 /*
 260  * On SMP systems, when the scheduler does migration-cost autodetection,
 261  * it needs a way to flush as much of the CPU's caches as possible.
 262  *
 263  * TODO: fill this in!
 264  */
 265 static inline void sched_cacheflush(void)
 266 {
 267 }
 268
 269 #if defined(CONFIG_CPU_SA1100) || defined(CONFIG_CPU_SA110)
 270 /*
 271  * On the StrongARM, "swp" is terminally broken since it bypasses the
 272  * cache totally.  This means that the cache becomes inconsistent, and,
 273  * since we use normal loads/stores as well, this is really bad.
 274  * Typically, this causes oopsen in filp_close, but could have other,
 275  * more disasterous effects.  There are two work-arounds:
 276  *  1. Disable interrupts and emulate the atomic swap
 277  *  2. Clean the cache, perform atomic swap, flush the cache
 278  *
 279  * We choose (1) since its the "easiest" to achieve here and is not
 280  * dependent on the processor type.
 281  *
 282  * NOTE that this solution won't work on an SMP system, so explcitly
 283  * forbid it here.
 284  */
 285 #define swp_is_buggy
 286 #endif
 287
 288 static inline unsigned long __xchg(unsigned long x, volatile void *ptr, int size)
 289 {
 290         extern void __bad_xchg(volatile void *, int);
 291         unsigned long ret;
 292 #ifdef swp_is_buggy
 293         unsigned long flags;
 294 #endif
 295 #if __LINUX_ARM_ARCH__ >= 6
 296         unsigned int tmp;
 297 #endif
 298
 299         switch (size) {
 300 #if __LINUX_ARM_ARCH__ >= 6
 301         case 1:
 302                 asm volatile("@ __xchg1\n"
 303                 "1:     ldrexb  %0, [%3]\n"
 304                 "       strexb  %1, %2, [%3]\n"
 305                 "       teq     %1, #0\n"
 306                 "       bne     1b"
 307                         : "=&r" (ret), "=&r" (tmp)
 308                         : "r" (x), "r" (ptr)
 309                         : "memory", "cc");
 310                 break;
 311         case 4:
 312                 asm volatile("@ __xchg4\n"
 313                 "1:     ldrex   %0, [%3]\n"
 314                 "       strex   %1, %2, [%3]\n"
 315                 "       teq     %1, #0\n"
 316                 "       bne     1b"
 317                         : "=&r" (ret), "=&r" (tmp)
 318                         : "r" (x), "r" (ptr)
 319                         : "memory", "cc");
 320                 break;
 321 #elif defined(swp_is_buggy)
 322 #ifdef CONFIG_SMP
 323 #error SMP is not supported on this platform
 324 #endif
 325         case 1:
 326                 raw_local_irq_save(flags);
 327                 ret = *(volatile unsigned char *)ptr;
 328                 *(volatile unsigned char *)ptr = x;
 329                 raw_local_irq_restore(flags);
 330                 break;
 331
 332         case 4:
 333                 raw_local_irq_save(flags);
 334                 ret = *(volatile unsigned long *)ptr;
 335                 *(volatile unsigned long *)ptr = x;
 336                 raw_local_irq_restore(flags);
 337                 break;
 338 #else
 339         case 1:
 340                 asm volatile("@ __xchg1\n"
 341                 "       swpb    %0, %1, [%2]"
 342                         : "=&r" (ret)
 343                         : "r" (x), "r" (ptr)
 344                         : "memory", "cc");
 345                 break;
 346         case 4:
 347                 asm volatile("@ __xchg4\n"
 348                 "       swp     %0, %1, [%2]"
 349                         : "=&r" (ret)
 350                         : "r" (x), "r" (ptr)
 351                         : "memory", "cc");
 352                 break;
 353 #endif
 354         default:
 355                 __bad_xchg(ptr, size), ret = 0;
 356                 break;
 357         }
 358
 359         return ret;
 360 }
 361
 362 extern void disable_hlt(void);
 363 extern void enable_hlt(void);
 364
 365 #endif /* __ASSEMBLY__ */
 366
 367 #define arch_align_stack(x) (x)
 368
 369 #endif /* __KERNEL__ */
 370
 371 #endif