git.rot13.org Git - DSO138/blob - Libraries/STM32F10x_StdPeriph_Driver/src/stm32f10x_dma.c

   1 /**\r
   2   ******************************************************************************\r
   3   * @file    stm32f10x_dma.c\r
   4   * @author  MCD Application Team\r
   5   * @version V3.3.0\r
   6   * @date    04/16/2010\r
   7   * @brief   This file provides all the DMA firmware functions.\r
   8   ******************************************************************************\r
   9   * @copy\r
  10   *\r
  11   * THE PRESENT FIRMWARE WHICH IS FOR GUIDANCE ONLY AIMS AT PROVIDING CUSTOMERS\r
  12   * WITH CODING INFORMATION REGARDING THEIR PRODUCTS IN ORDER FOR THEM TO SAVE\r
  13   * TIME. AS A RESULT, STMICROELECTRONICS SHALL NOT BE HELD LIABLE FOR ANY\r
  14   * DIRECT, INDIRECT OR CONSEQUENTIAL DAMAGES WITH RESPECT TO ANY CLAIMS ARISING\r
  15   * FROM THE CONTENT OF SUCH FIRMWARE AND/OR THE USE MADE BY CUSTOMERS OF THE\r
  16   * CODING INFORMATION CONTAINED HEREIN IN CONNECTION WITH THEIR PRODUCTS.\r
  17   *\r
  18   * <h2><center>&copy; COPYRIGHT 2010 STMicroelectronics</center></h2>\r
  19   */ \r
  20 \r
  21 /* Includes ------------------------------------------------------------------*/\r
  22 #include "stm32f10x_dma.h"\r
  23 #include "stm32f10x_rcc.h"\r
  24 \r
  25 /** @addtogroup STM32F10x_StdPeriph_Driver\r
  26   * @{\r
  27   */\r
  28 \r
  29 /** @defgroup DMA \r
  30   * @brief DMA driver modules\r
  31   * @{\r
  32   */ \r
  33 \r
  34 /** @defgroup DMA_Private_TypesDefinitions\r
  35   * @{\r
  36   */ \r
  37 /**\r
  38   * @}\r
  39   */\r
  40 \r
  41 /** @defgroup DMA_Private_Defines\r
  42   * @{\r
  43   */\r
  44 \r
  45 /* DMA ENABLE mask */\r
  46 #define CCR_ENABLE_Set          ((uint32_t)0x00000001)\r
  47 #define CCR_ENABLE_Reset        ((uint32_t)0xFFFFFFFE)\r
  48 \r
  49 /* DMA1 Channelx interrupt pending bit masks */\r
  50 #define DMA1_Channel1_IT_Mask    ((uint32_t)0x0000000F)\r
  51 #define DMA1_Channel2_IT_Mask    ((uint32_t)0x000000F0)\r
  52 #define DMA1_Channel3_IT_Mask    ((uint32_t)0x00000F00)\r
  53 #define DMA1_Channel4_IT_Mask    ((uint32_t)0x0000F000)\r
  54 #define DMA1_Channel5_IT_Mask    ((uint32_t)0x000F0000)\r
  55 #define DMA1_Channel6_IT_Mask    ((uint32_t)0x00F00000)\r
  56 #define DMA1_Channel7_IT_Mask    ((uint32_t)0x0F000000)\r
  57 \r
  58 /* DMA2 Channelx interrupt pending bit masks */\r
  59 #define DMA2_Channel1_IT_Mask    ((uint32_t)0x0000000F)\r
  60 #define DMA2_Channel2_IT_Mask    ((uint32_t)0x000000F0)\r
  61 #define DMA2_Channel3_IT_Mask    ((uint32_t)0x00000F00)\r
  62 #define DMA2_Channel4_IT_Mask    ((uint32_t)0x0000F000)\r
  63 #define DMA2_Channel5_IT_Mask    ((uint32_t)0x000F0000)\r
  64 \r
  65 /* DMA2 FLAG mask */\r
  66 #define FLAG_Mask                ((uint32_t)0x10000000)\r
  67 \r
  68 /* DMA registers Masks */\r
  69 #define CCR_CLEAR_Mask           ((uint32_t)0xFFFF800F)\r
  70 \r
  71 /**\r
  72   * @}\r
  73   */\r
  74 \r
  75 /** @defgroup DMA_Private_Macros\r
  76   * @{\r
  77   */\r
  78 \r
  79 /**\r
  80   * @}\r
  81   */\r
  82 \r
  83 /** @defgroup DMA_Private_Variables\r
  84   * @{\r
  85   */\r
  86 \r
  87 /**\r
  88   * @}\r
  89   */\r
  90 \r
  91 /** @defgroup DMA_Private_FunctionPrototypes\r
  92   * @{\r
  93   */\r
  94 \r
  95 /**\r
  96   * @}\r
  97   */\r
  98 \r
  99 /** @defgroup DMA_Private_Functions\r
 100   * @{\r
 101   */\r
 102 \r
 103 /**\r
 104   * @brief  Deinitializes the DMAy Channelx registers to their default reset\r
 105   *   values.\r
 106   * @param  DMAy_Channelx: where y can be 1 or 2 to select the DMA and\r
 107   *   x can be 1 to 7 for DMA1 and 1 to 5 for DMA2 to select the DMA Channel.\r
 108   * @retval None\r
 109   */\r
 110 void DMA_DeInit(DMA_Channel_TypeDef* DMAy_Channelx)\r
 111 {\r
 112   /* Check the parameters */\r
 113   assert_param(IS_DMA_ALL_PERIPH(DMAy_Channelx));\r
 114   /* Disable the selected DMAy Channelx */\r
 115   DMAy_Channelx->CCR &= CCR_ENABLE_Reset;\r
 116   /* Reset DMAy Channelx control register */\r
 117   DMAy_Channelx->CCR  = 0;\r
 118   \r
 119   /* Reset DMAy Channelx remaining bytes register */\r
 120   DMAy_Channelx->CNDTR = 0;\r
 121   \r
 122   /* Reset DMAy Channelx peripheral address register */\r
 123   DMAy_Channelx->CPAR  = 0;\r
 124   \r
 125   /* Reset DMAy Channelx memory address register */\r
 126   DMAy_Channelx->CMAR = 0;\r
 127   \r
 128   if (DMAy_Channelx == DMA1_Channel1)\r
 129   {\r
 130     /* Reset interrupt pending bits for DMA1 Channel1 */\r
 131     DMA1->IFCR |= DMA1_Channel1_IT_Mask;\r
 132   }\r
 133   else if (DMAy_Channelx == DMA1_Channel2)\r
 134   {\r
 135     /* Reset interrupt pending bits for DMA1 Channel2 */\r
 136     DMA1->IFCR |= DMA1_Channel2_IT_Mask;\r
 137   }\r
 138   else if (DMAy_Channelx == DMA1_Channel3)\r
 139   {\r
 140     /* Reset interrupt pending bits for DMA1 Channel3 */\r
 141     DMA1->IFCR |= DMA1_Channel3_IT_Mask;\r
 142   }\r
 143   else if (DMAy_Channelx == DMA1_Channel4)\r
 144   {\r
 145     /* Reset interrupt pending bits for DMA1 Channel4 */\r
 146     DMA1->IFCR |= DMA1_Channel4_IT_Mask;\r
 147   }\r
 148   else if (DMAy_Channelx == DMA1_Channel5)\r
 149   {\r
 150     /* Reset interrupt pending bits for DMA1 Channel5 */\r
 151     DMA1->IFCR |= DMA1_Channel5_IT_Mask;\r
 152   }\r
 153   else if (DMAy_Channelx == DMA1_Channel6)\r
 154   {\r
 155     /* Reset interrupt pending bits for DMA1 Channel6 */\r
 156     DMA1->IFCR |= DMA1_Channel6_IT_Mask;\r
 157   }\r
 158   else if (DMAy_Channelx == DMA1_Channel7)\r
 159   {\r
 160     /* Reset interrupt pending bits for DMA1 Channel7 */\r
 161     DMA1->IFCR |= DMA1_Channel7_IT_Mask;\r
 162   }\r
 163   else if (DMAy_Channelx == DMA2_Channel1)\r
 164   {\r
 165     /* Reset interrupt pending bits for DMA2 Channel1 */\r
 166     DMA2->IFCR |= DMA2_Channel1_IT_Mask;\r
 167   }\r
 168   else if (DMAy_Channelx == DMA2_Channel2)\r
 169   {\r
 170     /* Reset interrupt pending bits for DMA2 Channel2 */\r
 171     DMA2->IFCR |= DMA2_Channel2_IT_Mask;\r
 172   }\r
 173   else if (DMAy_Channelx == DMA2_Channel3)\r
 174   {\r
 175     /* Reset interrupt pending bits for DMA2 Channel3 */\r
 176     DMA2->IFCR |= DMA2_Channel3_IT_Mask;\r
 177   }\r
 178   else if (DMAy_Channelx == DMA2_Channel4)\r
 179   {\r
 180     /* Reset interrupt pending bits for DMA2 Channel4 */\r
 181     DMA2->IFCR |= DMA2_Channel4_IT_Mask;\r
 182   }\r
 183   else\r
 184   { \r
 185     if (DMAy_Channelx == DMA2_Channel5)\r
 186     {\r
 187       /* Reset interrupt pending bits for DMA2 Channel5 */\r
 188       DMA2->IFCR |= DMA2_Channel5_IT_Mask;\r
 189     }\r
 190   }\r
 191 }\r
 192 \r
 193 /**\r
 194   * @brief  Initializes the DMAy Channelx according to the specified\r
 195   *   parameters in the DMA_InitStruct.\r
 196   * @param  DMAy_Channelx: where y can be 1 or 2 to select the DMA and \r
 197   *   x can be 1 to 7 for DMA1 and 1 to 5 for DMA2 to select the DMA Channel.\r
 198   * @param  DMA_InitStruct: pointer to a DMA_InitTypeDef structure that\r
 199   *   contains the configuration information for the specified DMA Channel.\r
 200   * @retval None\r
 201   */\r
 202 void DMA_Init(DMA_Channel_TypeDef* DMAy_Channelx, DMA_InitTypeDef* DMA_InitStruct)\r
 203 {\r
 204   uint32_t tmpreg = 0;\r
 205 \r
 206   /* Check the parameters */\r
 207   assert_param(IS_DMA_ALL_PERIPH(DMAy_Channelx));\r
 208   assert_param(IS_DMA_DIR(DMA_InitStruct->DMA_DIR));\r
 209   assert_param(IS_DMA_BUFFER_SIZE(DMA_InitStruct->DMA_BufferSize));\r
 210   assert_param(IS_DMA_PERIPHERAL_INC_STATE(DMA_InitStruct->DMA_PeripheralInc));\r
 211   assert_param(IS_DMA_MEMORY_INC_STATE(DMA_InitStruct->DMA_MemoryInc));   \r
 212   assert_param(IS_DMA_PERIPHERAL_DATA_SIZE(DMA_InitStruct->DMA_PeripheralDataSize));\r
 213   assert_param(IS_DMA_MEMORY_DATA_SIZE(DMA_InitStruct->DMA_MemoryDataSize));\r
 214   assert_param(IS_DMA_MODE(DMA_InitStruct->DMA_Mode));\r
 215   assert_param(IS_DMA_PRIORITY(DMA_InitStruct->DMA_Priority));\r
 216   assert_param(IS_DMA_M2M_STATE(DMA_InitStruct->DMA_M2M));\r
 217 \r
 218 /*--------------------------- DMAy Channelx CCR Configuration -----------------*/\r
 219   /* Get the DMAy_Channelx CCR value */\r
 220   tmpreg = DMAy_Channelx->CCR;\r
 221   /* Clear MEM2MEM, PL, MSIZE, PSIZE, MINC, PINC, CIRC and DIR bits */\r
 222   tmpreg &= CCR_CLEAR_Mask;\r
 223   /* Configure DMAy Channelx: data transfer, data size, priority level and mode */\r
 224   /* Set DIR bit according to DMA_DIR value */\r
 225   /* Set CIRC bit according to DMA_Mode value */\r
 226   /* Set PINC bit according to DMA_PeripheralInc value */\r
 227   /* Set MINC bit according to DMA_MemoryInc value */\r
 228   /* Set PSIZE bits according to DMA_PeripheralDataSize value */\r
 229   /* Set MSIZE bits according to DMA_MemoryDataSize value */\r
 230   /* Set PL bits according to DMA_Priority value */\r
 231   /* Set the MEM2MEM bit according to DMA_M2M value */\r
 232   tmpreg |= DMA_InitStruct->DMA_DIR | DMA_InitStruct->DMA_Mode |\r
 233             DMA_InitStruct->DMA_PeripheralInc | DMA_InitStruct->DMA_MemoryInc |\r
 234             DMA_InitStruct->DMA_PeripheralDataSize | DMA_InitStruct->DMA_MemoryDataSize |\r
 235             DMA_InitStruct->DMA_Priority | DMA_InitStruct->DMA_M2M;\r
 236 \r
 237   /* Write to DMAy Channelx CCR */\r
 238   DMAy_Channelx->CCR = tmpreg;\r
 239 \r
 240 /*--------------------------- DMAy Channelx CNDTR Configuration ---------------*/\r
 241   /* Write to DMAy Channelx CNDTR */\r
 242   DMAy_Channelx->CNDTR = DMA_InitStruct->DMA_BufferSize;\r
 243 \r
 244 /*--------------------------- DMAy Channelx CPAR Configuration ----------------*/\r
 245   /* Write to DMAy Channelx CPAR */\r
 246   DMAy_Channelx->CPAR = DMA_InitStruct->DMA_PeripheralBaseAddr;\r
 247 \r
 248 /*--------------------------- DMAy Channelx CMAR Configuration ----------------*/\r
 249   /* Write to DMAy Channelx CMAR */\r
 250   DMAy_Channelx->CMAR = DMA_InitStruct->DMA_MemoryBaseAddr;\r
 251 }\r
 252 \r
 253 /**\r
 254   * @brief  Fills each DMA_InitStruct member with its default value.\r
 255   * @param  DMA_InitStruct : pointer to a DMA_InitTypeDef structure which will\r
 256   *   be initialized.\r
 257   * @retval None\r
 258   */\r
 259 void DMA_StructInit(DMA_InitTypeDef* DMA_InitStruct)\r
 260 {\r
 261 /*-------------- Reset DMA init structure parameters values ------------------*/\r
 262   /* Initialize the DMA_PeripheralBaseAddr member */\r
 263   DMA_InitStruct->DMA_PeripheralBaseAddr = 0;\r
 264   /* Initialize the DMA_MemoryBaseAddr member */\r
 265   DMA_InitStruct->DMA_MemoryBaseAddr = 0;\r
 266   /* Initialize the DMA_DIR member */\r
 267   DMA_InitStruct->DMA_DIR = DMA_DIR_PeripheralSRC;\r
 268   /* Initialize the DMA_BufferSize member */\r
 269   DMA_InitStruct->DMA_BufferSize = 0;\r
 270   /* Initialize the DMA_PeripheralInc member */\r
 271   DMA_InitStruct->DMA_PeripheralInc = DMA_PeripheralInc_Disable;\r
 272   /* Initialize the DMA_MemoryInc member */\r
 273   DMA_InitStruct->DMA_MemoryInc = DMA_MemoryInc_Disable;\r
 274   /* Initialize the DMA_PeripheralDataSize member */\r
 275   DMA_InitStruct->DMA_PeripheralDataSize = DMA_PeripheralDataSize_Byte;\r
 276   /* Initialize the DMA_MemoryDataSize member */\r
 277   DMA_InitStruct->DMA_MemoryDataSize = DMA_MemoryDataSize_Byte;\r
 278   /* Initialize the DMA_Mode member */\r
 279   DMA_InitStruct->DMA_Mode = DMA_Mode_Normal;\r
 280   /* Initialize the DMA_Priority member */\r
 281   DMA_InitStruct->DMA_Priority = DMA_Priority_Low;\r
 282   /* Initialize the DMA_M2M member */\r
 283   DMA_InitStruct->DMA_M2M = DMA_M2M_Disable;\r
 284 }\r
 285 \r
 286 /**\r
 287   * @brief  Enables or disables the specified DMAy Channelx.\r
 288   * @param  DMAy_Channelx: where y can be 1 or 2 to select the DMA and \r
 289   *   x can be 1 to 7 for DMA1 and 1 to 5 for DMA2 to select the DMA Channel.\r
 290   * @param  NewState: new state of the DMAy Channelx. \r
 291   *   This parameter can be: ENABLE or DISABLE.\r
 292   * @retval None\r
 293   */\r
 294 void DMA_Cmd(DMA_Channel_TypeDef* DMAy_Channelx, FunctionalState NewState)\r
 295 {\r
 296   /* Check the parameters */\r
 297   assert_param(IS_DMA_ALL_PERIPH(DMAy_Channelx));\r
 298   assert_param(IS_FUNCTIONAL_STATE(NewState));\r
 299 \r
 300   if (NewState != DISABLE)\r
 301   {\r
 302     /* Enable the selected DMAy Channelx */\r
 303     DMAy_Channelx->CCR |= CCR_ENABLE_Set;\r
 304   }\r
 305   else\r
 306   {\r
 307     /* Disable the selected DMAy Channelx */\r
 308     DMAy_Channelx->CCR &= CCR_ENABLE_Reset;\r
 309   }\r
 310 }\r
 311 \r
 312 /**\r
 313   * @brief  Enables or disables the specified DMAy Channelx interrupts.\r
 314   * @param  DMAy_Channelx: where y can be 1 or 2 to select the DMA and \r
 315   *   x can be 1 to 7 for DMA1 and 1 to 5 for DMA2 to select the DMA Channel.\r
 316   * @param  DMA_IT: specifies the DMA interrupts sources to be enabled\r
 317   *   or disabled. \r
 318   *   This parameter can be any combination of the following values:\r
 319   *     @arg DMA_IT_TC:  Transfer complete interrupt mask\r
 320   *     @arg DMA_IT_HT:  Half transfer interrupt mask\r
 321   *     @arg DMA_IT_TE:  Transfer error interrupt mask\r
 322   * @param  NewState: new state of the specified DMA interrupts.\r
 323   *   This parameter can be: ENABLE or DISABLE.\r
 324   * @retval None\r
 325   */\r
 326 void DMA_ITConfig(DMA_Channel_TypeDef* DMAy_Channelx, uint32_t DMA_IT, FunctionalState NewState)\r
 327 {\r
 328   /* Check the parameters */\r
 329   assert_param(IS_DMA_ALL_PERIPH(DMAy_Channelx));\r
 330   assert_param(IS_DMA_CONFIG_IT(DMA_IT));\r
 331   assert_param(IS_FUNCTIONAL_STATE(NewState));\r
 332   if (NewState != DISABLE)\r
 333   {\r
 334     /* Enable the selected DMA interrupts */\r
 335     DMAy_Channelx->CCR |= DMA_IT;\r
 336   }\r
 337   else\r
 338   {\r
 339     /* Disable the selected DMA interrupts */\r
 340     DMAy_Channelx->CCR &= ~DMA_IT;\r
 341   }\r
 342 }\r
 343 \r
 344 /**\r
 345   * @brief  Returns the number of remaining data units in the current\r
 346   *   DMAy Channelx transfer.\r
 347   * @param  DMAy_Channelx: where y can be 1 or 2 to select the DMA and \r
 348   *   x can be 1 to 7 for DMA1 and 1 to 5 for DMA2 to select the DMA Channel.\r
 349   * @retval The number of remaining data units in the current DMAy Channelx\r
 350   *   transfer.\r
 351   */\r
 352 uint16_t DMA_GetCurrDataCounter(DMA_Channel_TypeDef* DMAy_Channelx)\r
 353 {\r
 354   /* Check the parameters */\r
 355   assert_param(IS_DMA_ALL_PERIPH(DMAy_Channelx));\r
 356   /* Return the number of remaining data units for DMAy Channelx */\r
 357   return ((uint16_t)(DMAy_Channelx->CNDTR));\r
 358 }\r
 359 \r
 360 /**\r
 361   * @brief  Checks whether the specified DMAy Channelx flag is set or not.\r
 362   * @param  DMA_FLAG: specifies the flag to check.\r
 363   *   This parameter can be one of the following values:\r
 364   *     @arg DMA1_FLAG_GL1: DMA1 Channel1 global flag.\r
 365   *     @arg DMA1_FLAG_TC1: DMA1 Channel1 transfer complete flag.\r
 366   *     @arg DMA1_FLAG_HT1: DMA1 Channel1 half transfer flag.\r
 367   *     @arg DMA1_FLAG_TE1: DMA1 Channel1 transfer error flag.\r
 368   *     @arg DMA1_FLAG_GL2: DMA1 Channel2 global flag.\r
 369   *     @arg DMA1_FLAG_TC2: DMA1 Channel2 transfer complete flag.\r
 370   *     @arg DMA1_FLAG_HT2: DMA1 Channel2 half transfer flag.\r
 371   *     @arg DMA1_FLAG_TE2: DMA1 Channel2 transfer error flag.\r
 372   *     @arg DMA1_FLAG_GL3: DMA1 Channel3 global flag.\r
 373   *     @arg DMA1_FLAG_TC3: DMA1 Channel3 transfer complete flag.\r
 374   *     @arg DMA1_FLAG_HT3: DMA1 Channel3 half transfer flag.\r
 375   *     @arg DMA1_FLAG_TE3: DMA1 Channel3 transfer error flag.\r
 376   *     @arg DMA1_FLAG_GL4: DMA1 Channel4 global flag.\r
 377   *     @arg DMA1_FLAG_TC4: DMA1 Channel4 transfer complete flag.\r
 378   *     @arg DMA1_FLAG_HT4: DMA1 Channel4 half transfer flag.\r
 379   *     @arg DMA1_FLAG_TE4: DMA1 Channel4 transfer error flag.\r
 380   *     @arg DMA1_FLAG_GL5: DMA1 Channel5 global flag.\r
 381   *     @arg DMA1_FLAG_TC5: DMA1 Channel5 transfer complete flag.\r
 382   *     @arg DMA1_FLAG_HT5: DMA1 Channel5 half transfer flag.\r
 383   *     @arg DMA1_FLAG_TE5: DMA1 Channel5 transfer error flag.\r
 384   *     @arg DMA1_FLAG_GL6: DMA1 Channel6 global flag.\r
 385   *     @arg DMA1_FLAG_TC6: DMA1 Channel6 transfer complete flag.\r
 386   *     @arg DMA1_FLAG_HT6: DMA1 Channel6 half transfer flag.\r
 387   *     @arg DMA1_FLAG_TE6: DMA1 Channel6 transfer error flag.\r
 388   *     @arg DMA1_FLAG_GL7: DMA1 Channel7 global flag.\r
 389   *     @arg DMA1_FLAG_TC7: DMA1 Channel7 transfer complete flag.\r
 390   *     @arg DMA1_FLAG_HT7: DMA1 Channel7 half transfer flag.\r
 391   *     @arg DMA1_FLAG_TE7: DMA1 Channel7 transfer error flag.\r
 392   *     @arg DMA2_FLAG_GL1: DMA2 Channel1 global flag.\r
 393   *     @arg DMA2_FLAG_TC1: DMA2 Channel1 transfer complete flag.\r
 394   *     @arg DMA2_FLAG_HT1: DMA2 Channel1 half transfer flag.\r
 395   *     @arg DMA2_FLAG_TE1: DMA2 Channel1 transfer error flag.\r
 396   *     @arg DMA2_FLAG_GL2: DMA2 Channel2 global flag.\r
 397   *     @arg DMA2_FLAG_TC2: DMA2 Channel2 transfer complete flag.\r
 398   *     @arg DMA2_FLAG_HT2: DMA2 Channel2 half transfer flag.\r
 399   *     @arg DMA2_FLAG_TE2: DMA2 Channel2 transfer error flag.\r
 400   *     @arg DMA2_FLAG_GL3: DMA2 Channel3 global flag.\r
 401   *     @arg DMA2_FLAG_TC3: DMA2 Channel3 transfer complete flag.\r
 402   *     @arg DMA2_FLAG_HT3: DMA2 Channel3 half transfer flag.\r
 403   *     @arg DMA2_FLAG_TE3: DMA2 Channel3 transfer error flag.\r
 404   *     @arg DMA2_FLAG_GL4: DMA2 Channel4 global flag.\r
 405   *     @arg DMA2_FLAG_TC4: DMA2 Channel4 transfer complete flag.\r
 406   *     @arg DMA2_FLAG_HT4: DMA2 Channel4 half transfer flag.\r
 407   *     @arg DMA2_FLAG_TE4: DMA2 Channel4 transfer error flag.\r
 408   *     @arg DMA2_FLAG_GL5: DMA2 Channel5 global flag.\r
 409   *     @arg DMA2_FLAG_TC5: DMA2 Channel5 transfer complete flag.\r
 410   *     @arg DMA2_FLAG_HT5: DMA2 Channel5 half transfer flag.\r
 411   *     @arg DMA2_FLAG_TE5: DMA2 Channel5 transfer error flag.\r
 412   * @retval The new state of DMA_FLAG (SET or RESET).\r
 413   */\r
 414 FlagStatus DMA_GetFlagStatus(uint32_t DMA_FLAG)\r
 415 {\r
 416   FlagStatus bitstatus = RESET;\r
 417   uint32_t tmpreg = 0;\r
 418   /* Check the parameters */\r
 419   assert_param(IS_DMA_GET_FLAG(DMA_FLAG));\r
 420 \r
 421   /* Calculate the used DMA */\r
 422   if ((DMA_FLAG & FLAG_Mask) != (uint32_t)RESET)\r
 423   {\r
 424     /* Get DMA2 ISR register value */\r
 425     tmpreg = DMA2->ISR ;\r
 426   }\r
 427   else\r
 428   {\r
 429     /* Get DMA1 ISR register value */\r
 430     tmpreg = DMA1->ISR ;\r
 431   }\r
 432 \r
 433   /* Check the status of the specified DMA flag */\r
 434   if ((tmpreg & DMA_FLAG) != (uint32_t)RESET)\r
 435   {\r
 436     /* DMA_FLAG is set */\r
 437     bitstatus = SET;\r
 438   }\r
 439   else\r
 440   {\r
 441     /* DMA_FLAG is reset */\r
 442     bitstatus = RESET;\r
 443   }\r
 444   \r
 445   /* Return the DMA_FLAG status */\r
 446   return  bitstatus;\r
 447 }\r
 448 \r
 449 /**\r
 450   * @brief  Clears the DMAy Channelx's pending flags.\r
 451   * @param  DMA_FLAG: specifies the flag to clear.\r
 452   *   This parameter can be any combination (for the same DMA) of the following values:\r
 453   *     @arg DMA1_FLAG_GL1: DMA1 Channel1 global flag.\r
 454   *     @arg DMA1_FLAG_TC1: DMA1 Channel1 transfer complete flag.\r
 455   *     @arg DMA1_FLAG_HT1: DMA1 Channel1 half transfer flag.\r
 456   *     @arg DMA1_FLAG_TE1: DMA1 Channel1 transfer error flag.\r
 457   *     @arg DMA1_FLAG_GL2: DMA1 Channel2 global flag.\r
 458   *     @arg DMA1_FLAG_TC2: DMA1 Channel2 transfer complete flag.\r
 459   *     @arg DMA1_FLAG_HT2: DMA1 Channel2 half transfer flag.\r
 460   *     @arg DMA1_FLAG_TE2: DMA1 Channel2 transfer error flag.\r
 461   *     @arg DMA1_FLAG_GL3: DMA1 Channel3 global flag.\r
 462   *     @arg DMA1_FLAG_TC3: DMA1 Channel3 transfer complete flag.\r
 463   *     @arg DMA1_FLAG_HT3: DMA1 Channel3 half transfer flag.\r
 464   *     @arg DMA1_FLAG_TE3: DMA1 Channel3 transfer error flag.\r
 465   *     @arg DMA1_FLAG_GL4: DMA1 Channel4 global flag.\r
 466   *     @arg DMA1_FLAG_TC4: DMA1 Channel4 transfer complete flag.\r
 467   *     @arg DMA1_FLAG_HT4: DMA1 Channel4 half transfer flag.\r
 468   *     @arg DMA1_FLAG_TE4: DMA1 Channel4 transfer error flag.\r
 469   *     @arg DMA1_FLAG_GL5: DMA1 Channel5 global flag.\r
 470   *     @arg DMA1_FLAG_TC5: DMA1 Channel5 transfer complete flag.\r
 471   *     @arg DMA1_FLAG_HT5: DMA1 Channel5 half transfer flag.\r
 472   *     @arg DMA1_FLAG_TE5: DMA1 Channel5 transfer error flag.\r
 473   *     @arg DMA1_FLAG_GL6: DMA1 Channel6 global flag.\r
 474   *     @arg DMA1_FLAG_TC6: DMA1 Channel6 transfer complete flag.\r
 475   *     @arg DMA1_FLAG_HT6: DMA1 Channel6 half transfer flag.\r
 476   *     @arg DMA1_FLAG_TE6: DMA1 Channel6 transfer error flag.\r
 477   *     @arg DMA1_FLAG_GL7: DMA1 Channel7 global flag.\r
 478   *     @arg DMA1_FLAG_TC7: DMA1 Channel7 transfer complete flag.\r
 479   *     @arg DMA1_FLAG_HT7: DMA1 Channel7 half transfer flag.\r
 480   *     @arg DMA1_FLAG_TE7: DMA1 Channel7 transfer error flag.\r
 481   *     @arg DMA2_FLAG_GL1: DMA2 Channel1 global flag.\r
 482   *     @arg DMA2_FLAG_TC1: DMA2 Channel1 transfer complete flag.\r
 483   *     @arg DMA2_FLAG_HT1: DMA2 Channel1 half transfer flag.\r
 484   *     @arg DMA2_FLAG_TE1: DMA2 Channel1 transfer error flag.\r
 485   *     @arg DMA2_FLAG_GL2: DMA2 Channel2 global flag.\r
 486   *     @arg DMA2_FLAG_TC2: DMA2 Channel2 transfer complete flag.\r
 487   *     @arg DMA2_FLAG_HT2: DMA2 Channel2 half transfer flag.\r
 488   *     @arg DMA2_FLAG_TE2: DMA2 Channel2 transfer error flag.\r
 489   *     @arg DMA2_FLAG_GL3: DMA2 Channel3 global flag.\r
 490   *     @arg DMA2_FLAG_TC3: DMA2 Channel3 transfer complete flag.\r
 491   *     @arg DMA2_FLAG_HT3: DMA2 Channel3 half transfer flag.\r
 492   *     @arg DMA2_FLAG_TE3: DMA2 Channel3 transfer error flag.\r
 493   *     @arg DMA2_FLAG_GL4: DMA2 Channel4 global flag.\r
 494   *     @arg DMA2_FLAG_TC4: DMA2 Channel4 transfer complete flag.\r
 495   *     @arg DMA2_FLAG_HT4: DMA2 Channel4 half transfer flag.\r
 496   *     @arg DMA2_FLAG_TE4: DMA2 Channel4 transfer error flag.\r
 497   *     @arg DMA2_FLAG_GL5: DMA2 Channel5 global flag.\r
 498   *     @arg DMA2_FLAG_TC5: DMA2 Channel5 transfer complete flag.\r
 499   *     @arg DMA2_FLAG_HT5: DMA2 Channel5 half transfer flag.\r
 500   *     @arg DMA2_FLAG_TE5: DMA2 Channel5 transfer error flag.\r
 501   * @retval None\r
 502   */\r
 503 void DMA_ClearFlag(uint32_t DMA_FLAG)\r
 504 {\r
 505   /* Check the parameters */\r
 506   assert_param(IS_DMA_CLEAR_FLAG(DMA_FLAG));\r
 507   /* Calculate the used DMA */\r
 508 \r
 509   if ((DMA_FLAG & FLAG_Mask) != (uint32_t)RESET)\r
 510   {\r
 511     /* Clear the selected DMA flags */\r
 512     DMA2->IFCR = DMA_FLAG;\r
 513   }\r
 514   else\r
 515   {\r
 516     /* Clear the selected DMA flags */\r
 517     DMA1->IFCR = DMA_FLAG;\r
 518   }\r
 519 }\r
 520 \r
 521 /**\r
 522   * @brief  Checks whether the specified DMAy Channelx interrupt has occurred or not.\r
 523   * @param  DMA_IT: specifies the DMA interrupt source to check. \r
 524   *   This parameter can be one of the following values:\r
 525   *     @arg DMA1_IT_GL1: DMA1 Channel1 global interrupt.\r
 526   *     @arg DMA1_IT_TC1: DMA1 Channel1 transfer complete interrupt.\r
 527   *     @arg DMA1_IT_HT1: DMA1 Channel1 half transfer interrupt.\r
 528   *     @arg DMA1_IT_TE1: DMA1 Channel1 transfer error interrupt.\r
 529   *     @arg DMA1_IT_GL2: DMA1 Channel2 global interrupt.\r
 530   *     @arg DMA1_IT_TC2: DMA1 Channel2 transfer complete interrupt.\r
 531   *     @arg DMA1_IT_HT2: DMA1 Channel2 half transfer interrupt.\r
 532   *     @arg DMA1_IT_TE2: DMA1 Channel2 transfer error interrupt.\r
 533   *     @arg DMA1_IT_GL3: DMA1 Channel3 global interrupt.\r
 534   *     @arg DMA1_IT_TC3: DMA1 Channel3 transfer complete interrupt.\r
 535   *     @arg DMA1_IT_HT3: DMA1 Channel3 half transfer interrupt.\r
 536   *     @arg DMA1_IT_TE3: DMA1 Channel3 transfer error interrupt.\r
 537   *     @arg DMA1_IT_GL4: DMA1 Channel4 global interrupt.\r
 538   *     @arg DMA1_IT_TC4: DMA1 Channel4 transfer complete interrupt.\r
 539   *     @arg DMA1_IT_HT4: DMA1 Channel4 half transfer interrupt.\r
 540   *     @arg DMA1_IT_TE4: DMA1 Channel4 transfer error interrupt.\r
 541   *     @arg DMA1_IT_GL5: DMA1 Channel5 global interrupt.\r
 542   *     @arg DMA1_IT_TC5: DMA1 Channel5 transfer complete interrupt.\r
 543   *     @arg DMA1_IT_HT5: DMA1 Channel5 half transfer interrupt.\r
 544   *     @arg DMA1_IT_TE5: DMA1 Channel5 transfer error interrupt.\r
 545   *     @arg DMA1_IT_GL6: DMA1 Channel6 global interrupt.\r
 546   *     @arg DMA1_IT_TC6: DMA1 Channel6 transfer complete interrupt.\r
 547   *     @arg DMA1_IT_HT6: DMA1 Channel6 half transfer interrupt.\r
 548   *     @arg DMA1_IT_TE6: DMA1 Channel6 transfer error interrupt.\r
 549   *     @arg DMA1_IT_GL7: DMA1 Channel7 global interrupt.\r
 550   *     @arg DMA1_IT_TC7: DMA1 Channel7 transfer complete interrupt.\r
 551   *     @arg DMA1_IT_HT7: DMA1 Channel7 half transfer interrupt.\r
 552   *     @arg DMA1_IT_TE7: DMA1 Channel7 transfer error interrupt.\r
 553   *     @arg DMA2_IT_GL1: DMA2 Channel1 global interrupt.\r
 554   *     @arg DMA2_IT_TC1: DMA2 Channel1 transfer complete interrupt.\r
 555   *     @arg DMA2_IT_HT1: DMA2 Channel1 half transfer interrupt.\r
 556   *     @arg DMA2_IT_TE1: DMA2 Channel1 transfer error interrupt.\r
 557   *     @arg DMA2_IT_GL2: DMA2 Channel2 global interrupt.\r
 558   *     @arg DMA2_IT_TC2: DMA2 Channel2 transfer complete interrupt.\r
 559   *     @arg DMA2_IT_HT2: DMA2 Channel2 half transfer interrupt.\r
 560   *     @arg DMA2_IT_TE2: DMA2 Channel2 transfer error interrupt.\r
 561   *     @arg DMA2_IT_GL3: DMA2 Channel3 global interrupt.\r
 562   *     @arg DMA2_IT_TC3: DMA2 Channel3 transfer complete interrupt.\r
 563   *     @arg DMA2_IT_HT3: DMA2 Channel3 half transfer interrupt.\r
 564   *     @arg DMA2_IT_TE3: DMA2 Channel3 transfer error interrupt.\r
 565   *     @arg DMA2_IT_GL4: DMA2 Channel4 global interrupt.\r
 566   *     @arg DMA2_IT_TC4: DMA2 Channel4 transfer complete interrupt.\r
 567   *     @arg DMA2_IT_HT4: DMA2 Channel4 half transfer interrupt.\r
 568   *     @arg DMA2_IT_TE4: DMA2 Channel4 transfer error interrupt.\r
 569   *     @arg DMA2_IT_GL5: DMA2 Channel5 global interrupt.\r
 570   *     @arg DMA2_IT_TC5: DMA2 Channel5 transfer complete interrupt.\r
 571   *     @arg DMA2_IT_HT5: DMA2 Channel5 half transfer interrupt.\r
 572   *     @arg DMA2_IT_TE5: DMA2 Channel5 transfer error interrupt.\r
 573   * @retval The new state of DMA_IT (SET or RESET).\r
 574   */\r
 575 ITStatus DMA_GetITStatus(uint32_t DMA_IT)\r
 576 {\r
 577   ITStatus bitstatus = RESET;\r
 578   uint32_t tmpreg = 0;\r
 579   /* Check the parameters */\r
 580   assert_param(IS_DMA_GET_IT(DMA_IT));\r
 581 \r
 582   /* Calculate the used DMA */\r
 583   if ((DMA_IT & FLAG_Mask) != (uint32_t)RESET)\r
 584   {\r
 585     /* Get DMA2 ISR register value */\r
 586     tmpreg = DMA2->ISR ;\r
 587   }\r
 588   else\r
 589   {\r
 590     /* Get DMA1 ISR register value */\r
 591     tmpreg = DMA1->ISR ;\r
 592   }\r
 593 \r
 594   /* Check the status of the specified DMA interrupt */\r
 595   if ((tmpreg & DMA_IT) != (uint32_t)RESET)\r
 596   {\r
 597     /* DMA_IT is set */\r
 598     bitstatus = SET;\r
 599   }\r
 600   else\r
 601   {\r
 602     /* DMA_IT is reset */\r
 603     bitstatus = RESET;\r
 604   }\r
 605   /* Return the DMA_IT status */\r
 606   return  bitstatus;\r
 607 }\r
 608 \r
 609 /**\r
 610   * @brief  Clears the DMAy Channelx\92s interrupt pending bits.\r
 611   * @param  DMA_IT: specifies the DMA interrupt pending bit to clear.\r
 612   *   This parameter can be any combination (for the same DMA) of the following values:\r
 613   *     @arg DMA1_IT_GL1: DMA1 Channel1 global interrupt.\r
 614   *     @arg DMA1_IT_TC1: DMA1 Channel1 transfer complete interrupt.\r
 615   *     @arg DMA1_IT_HT1: DMA1 Channel1 half transfer interrupt.\r
 616   *     @arg DMA1_IT_TE1: DMA1 Channel1 transfer error interrupt.\r
 617   *     @arg DMA1_IT_GL2: DMA1 Channel2 global interrupt.\r
 618   *     @arg DMA1_IT_TC2: DMA1 Channel2 transfer complete interrupt.\r
 619   *     @arg DMA1_IT_HT2: DMA1 Channel2 half transfer interrupt.\r
 620   *     @arg DMA1_IT_TE2: DMA1 Channel2 transfer error interrupt.\r
 621   *     @arg DMA1_IT_GL3: DMA1 Channel3 global interrupt.\r
 622   *     @arg DMA1_IT_TC3: DMA1 Channel3 transfer complete interrupt.\r
 623   *     @arg DMA1_IT_HT3: DMA1 Channel3 half transfer interrupt.\r
 624   *     @arg DMA1_IT_TE3: DMA1 Channel3 transfer error interrupt.\r
 625   *     @arg DMA1_IT_GL4: DMA1 Channel4 global interrupt.\r
 626   *     @arg DMA1_IT_TC4: DMA1 Channel4 transfer complete interrupt.\r
 627   *     @arg DMA1_IT_HT4: DMA1 Channel4 half transfer interrupt.\r
 628   *     @arg DMA1_IT_TE4: DMA1 Channel4 transfer error interrupt.\r
 629   *     @arg DMA1_IT_GL5: DMA1 Channel5 global interrupt.\r
 630   *     @arg DMA1_IT_TC5: DMA1 Channel5 transfer complete interrupt.\r
 631   *     @arg DMA1_IT_HT5: DMA1 Channel5 half transfer interrupt.\r
 632   *     @arg DMA1_IT_TE5: DMA1 Channel5 transfer error interrupt.\r
 633   *     @arg DMA1_IT_GL6: DMA1 Channel6 global interrupt.\r
 634   *     @arg DMA1_IT_TC6: DMA1 Channel6 transfer complete interrupt.\r
 635   *     @arg DMA1_IT_HT6: DMA1 Channel6 half transfer interrupt.\r
 636   *     @arg DMA1_IT_TE6: DMA1 Channel6 transfer error interrupt.\r
 637   *     @arg DMA1_IT_GL7: DMA1 Channel7 global interrupt.\r
 638   *     @arg DMA1_IT_TC7: DMA1 Channel7 transfer complete interrupt.\r
 639   *     @arg DMA1_IT_HT7: DMA1 Channel7 half transfer interrupt.\r
 640   *     @arg DMA1_IT_TE7: DMA1 Channel7 transfer error interrupt.\r
 641   *     @arg DMA2_IT_GL1: DMA2 Channel1 global interrupt.\r
 642   *     @arg DMA2_IT_TC1: DMA2 Channel1 transfer complete interrupt.\r
 643   *     @arg DMA2_IT_HT1: DMA2 Channel1 half transfer interrupt.\r
 644   *     @arg DMA2_IT_TE1: DMA2 Channel1 transfer error interrupt.\r
 645   *     @arg DMA2_IT_GL2: DMA2 Channel2 global interrupt.\r
 646   *     @arg DMA2_IT_TC2: DMA2 Channel2 transfer complete interrupt.\r
 647   *     @arg DMA2_IT_HT2: DMA2 Channel2 half transfer interrupt.\r
 648   *     @arg DMA2_IT_TE2: DMA2 Channel2 transfer error interrupt.\r
 649   *     @arg DMA2_IT_GL3: DMA2 Channel3 global interrupt.\r
 650   *     @arg DMA2_IT_TC3: DMA2 Channel3 transfer complete interrupt.\r
 651   *     @arg DMA2_IT_HT3: DMA2 Channel3 half transfer interrupt.\r
 652   *     @arg DMA2_IT_TE3: DMA2 Channel3 transfer error interrupt.\r
 653   *     @arg DMA2_IT_GL4: DMA2 Channel4 global interrupt.\r
 654   *     @arg DMA2_IT_TC4: DMA2 Channel4 transfer complete interrupt.\r
 655   *     @arg DMA2_IT_HT4: DMA2 Channel4 half transfer interrupt.\r
 656   *     @arg DMA2_IT_TE4: DMA2 Channel4 transfer error interrupt.\r
 657   *     @arg DMA2_IT_GL5: DMA2 Channel5 global interrupt.\r
 658   *     @arg DMA2_IT_TC5: DMA2 Channel5 transfer complete interrupt.\r
 659   *     @arg DMA2_IT_HT5: DMA2 Channel5 half transfer interrupt.\r
 660   *     @arg DMA2_IT_TE5: DMA2 Channel5 transfer error interrupt.\r
 661   * @retval None\r
 662   */\r
 663 void DMA_ClearITPendingBit(uint32_t DMA_IT)\r
 664 {\r
 665   /* Check the parameters */\r
 666   assert_param(IS_DMA_CLEAR_IT(DMA_IT));\r
 667 \r
 668   /* Calculate the used DMA */\r
 669   if ((DMA_IT & FLAG_Mask) != (uint32_t)RESET)\r
 670   {\r
 671     /* Clear the selected DMA interrupt pending bits */\r
 672     DMA2->IFCR = DMA_IT;\r
 673   }\r
 674   else\r
 675   {\r
 676     /* Clear the selected DMA interrupt pending bits */\r
 677     DMA1->IFCR = DMA_IT;\r
 678   }\r
 679 }\r
 680 \r
 681 /**\r
 682   * @}\r
 683   */\r
 684 \r
 685 /**\r
 686   * @}\r
 687   */\r
 688 \r
 689 /**\r
 690   * @}\r
 691   */\r
 692 \r
 693 /******************* (C) COPYRIGHT 2010 STMicroelectronics *****END OF FILE****/\r